200410317 玖、發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置及半導體裝置之製造方法的 發明，例如，適用於具有在半導體基板上形成溝渠，且 由在該溝渠充填氧化膜而形成的ST I構造的半導體裝置 該半導體裝置之製造方法。 【先前技術】 一般，在形成於矽基板（以下，簡稱為基板）上的半導 裝置中，為將電晶體等的元件間電性隔離，形成有使用 化矽膜等的元件隔離構造。 在形成元件隔離構造時，因為將基板選擇性氧化的 L0C0S(Local Oxidation of Silicon)法，並不適用於元 隔離膜的微細化，因此，目前在大多數的微細裝置中， 用藉由選擇性蝕刻基板來形成溝渠，並在該溝渠埋設氧 膜的方法（稱藉由該方法形成的元件隔離構造為 STI(Shallow Trench Isolation)構造）° 但是，當隨著裝置的微細化程度的進一步深入，當要 元件隔離構造必須更為微細化時，在形成S T I構造時形 於基板上的溝渠的寬度變得更狹窄，相應使得該溝渠的 高比也進一步增大。 為對該寬高比增大的溝渠埋設氧化膜，以往之技術中 用 HDP-CVD(High Density Plasm a-Chemical Vapor D e p o s i t i ο n )裝置，於C V D的原料氣體中添加氟等反應性 的雜質，邊進行化學蝕刻邊進行氧化膜充填的手法（例如 312/發明說明書(補件)/92-10/92119936 藉 及 體 氧 件 採 化 求 成 寬 採 5 200410317 參照專利文獻l)。 因為藉由該手法而含有雜質的氧化膜具有回流性，因此 可提升該氧化膜埋入形成於基板上之寬高比增大的溝渠内 的埋設性。更且，藉由將含有該雜質的氧化膜充填於形成 於基板的溝渠内，亦有緩和該S T I部與基板間的物理性應 力的效果。 又，為提升該氧化膜埋入近年寬高比增大的溝渠内的埋 設性，有使氧化膜含有某一程度的高濃度雜質的必要。 但是，在具有以該手法形成的氧化膜的S T I，因為雜質 從ST I的底部至表面同樣含有高濃度的雜質，因此，在形 成該S TI後，例如，在將閘極絕緣膜成膜時，當施以藉由 高溫熱處理的氧化處理時，該雜質從S T I的表面向外側擴 散，以致使該雜質進入到閘極絕緣膜中。 當雜質進入到閘極絕緣膜中時，該閘極絕緣膜的組成將 發生變化，進而造成該閘極絕緣膜的電特性的劣化。 又，除此之外，在同樣含有高濃度雜質的STI，其在製 程面上還存在有如下所示的問題。 所謂該製程面上的問題，係指含有雜質的氧化膜會因氟 酸等的濕式蝕刻而使蝕刻率發生變動，且因該蝕刻處理而 難以控制形狀之意。 在此，作為解決該各種問題的技術，有提出一種在S TI 的下層形成含有雜質的第1氧化膜，且層疊於該第1氧化 膜上以在STI的上層形成不含有雜質的第2氧化膜之2層 構造的S T I (例如，參照專利文獻2 )。 6 312/發明說明書(補件)/92-10/92119936 200410317 在該2層構造的STI中，因為第2氧化膜上不含有雜質， 因此，可抑制從S T I表面的向外側的擴散。 [專利文獻1 ] 曰本專利特開平1 0 - 1 2 7 1 8號公報（參照圖4 ) [專利文獻2 ] 日本專利特開2 0 0 0 - 3 3 2 0 9 9號公報（參照第4〜7頁、圖 1至圖4) 【發明内容】 (發明所欲解決之問題） 但是，為形成2層構造的S TI，需要有2次的C V D步驟； 及在第1次的CVD步驟與第2次的CVD步驟間所施行的蝕 刻步驟，因此其步驟太為複雜。 在此，本發明之目的在於，提供氧化膜的埋設性高，不 會因其後的熱處理步驟所造成的雜質對外擴散而對其他構 件產生不良影響，且具有可以簡易步驟形成的S T I構造的 半導體裝置及半導體裝置之製造方法。 (解決問題之手段） 為達成上述目的，本發明之申請專利範圍第1項記載的 半導體裝置，係具有在形成於基板表面内的溝渠充填有元 件隔離膜的溝渠型元件隔離構造者，其特徵為：上述元件 隔離膜含有雜質，而該雜質濃度係設定為上部濃度較上述 元件隔離膜的底部要低。 又，本發明之申請專利範圍第2項記載的半導體裝置 中，係具有在形成於基板表面内的溝渠充填有元件隔離膜 7 312/發明說明書(補件)/92-10/92119936 200410317 的溝渠型元件隔離構造者，其特徵為：上述元件隔離膜含 有雜質，而該雜質的濃度係設定為從上述元件隔離膜的底 部至指定的深度為止為一定，也可設定為從該指定的深度 至上部連續變低。 又，本發明之申請專利範圍第6項記載的半導體裝置之 製造方法中，其具備如下步驟：（a )於基板的表面内形成溝 渠的步驟；（b)於上述溝渠内充填含有雜質的元件隔離膜的 步驟；及（c )於上述步驟（b )之後使上述元件隔離膜上部附 近的雜質濃度下降的步驟。 又，本發明之申請專利範圍第1 2項記載的半導體裝置 之製造方法中，其還可具備如下步驟：（f )於基板的表面内 形成溝渠的步驟；（g ) —面使添加於原料氣體内的雜質濃度 變化，而一面於上述溝渠内充填含有該雜質的元件隔離膜 的步驟。 【實施方式】 以下，參照顯示本實施形態的圖式來具體說明本發明。 (實施形態1 ) 圖1為顯示本發明之半導體裝置的一構成例的剖面圖。 在圖1所示半導體裝置上，為在矽基板等的基板1的表 面内隔離藉由離子植入形成的活性區域（未圖示），形成由 矽氧化膜等組成的ST I構造的元件隔離膜2。另外，於基 板1上形成閘極3，並以覆蓋形成有元件隔離膜2及閘極3 的基板1的方式形成層間絕緣膜4。又，形成從層間絕緣 膜4的上面到達基板1的接觸栓塞5，以連接該接觸栓塞5 8 312/發明說明書(補件)/92-10/9211993 6 200410317 的上面的方式形成内連線6。 在此，閘極3係由閘電極部3 a及閘極絕緣膜3 b .所構成。 另外，為藉由形成在閘極3與‘基板1之間的階梯差、及由 元件隔離膜2與基板1形成的階梯差，而形成不產生空隙 的層間絕緣膜4，作為該層間絕緣膜4的材料，例如使用 於氧化膜内摻雜硼或磷的BPTE0S等。 於是，於基板1的表面内形成溝渠，且於該溝渠内充填 有本實施形態的元件隔離膜2，係具有如下的構造。 元件隔離膜2係藉由，例如，對於石夕氧化膜，使其含有 就、蝴、墙、珅、氯、蛾、溴中任一元素、或此等組合的 雜質而形成。在此，該所含的雜質濃度在元件隔離膜2的 底部高，但在元件隔離膜2的上部則變低。圖2顯示該狀 態。 總之，如圖2所示，可知雜質濃度的分布係從元件隔離 膜2的底部至上部連續減少。例如，在元件隔離膜2的底 部附近的雜質濃度，係為1 X 1 9 c πΓ3〜1 X 2 1 c πΓ3的程度， 隨著接近上部其雜質濃度減少，在元件隔離膜2的上部附 近的雜質濃度變得足夠低，成為1 X 1 8 cnT3的程度以下（現 在的情況為底部的雜質濃度的1 0 %以下的程度）。 如此般，因為元件隔離膜2含有氟等的雜質，因此該元 件隔離膜2變得具有回流性，從而可提升對形成於基板1 表面内的溝渠的埋設性。 另外，含有元件隔離膜2的雜質濃度，因為其上部較元 件隔離膜2的底部要低，因此，例如，在其後的步驟，藉 9 312/發明說明書(補件)/92-10/92119936 200410317 由形成閘極絕緣膜3b時的熱處理步驟，可抑制雜質從該元 件隔離膜2的上部向外擴散，可抑制該向外擴散的雜質進 入到閘極絕緣膜3 b中。藉此，可防止閘極絕緣膜3 b的電 特性的劣4匕。 再者，參照顯示圖3至圖9之半導體裝置的製造方法的 步驟剖面圖，具體說明具有圖2所示雜質濃度分布的元件 隔離膜2的形成方法的一例。 首先，如圖3 A所示，於基板1的主表面上形成沉積構 造的硬式遮罩1 0。該層疊構造的硬式遮罩1 0，係以如5〜 30nm膜厚的氧化膜10c、10〜50nm膜厚的多晶石夕膜10b、 及3 0〜2 0 0 n m膜厚的最上面的氮化矽膜1 0 a的順序所層疊。 又，作為層疊構造的硬式遮罩1 0的其他例，如圖3 B所 示，也可採用以5〜30nm膜厚的氧化膜10c及30〜200nm 膜厚的氮化^夕膜1 0 a的順序所層疊的2層構造。 然後，於硬式遮罩1 0的主表面上形成光阻1 1，藉由光 微影技術將該光阻1 1圖案加工為如圖4所示的指定形狀。 然後，將被圖案加工的光阻1 1作為遮罩來蝕刻硬式遮 罩1 0後，除去該光阻11，將硬式遮罩1 0形成為如圖5所 示的指定形狀。 然後，將形成為指定形狀的硬式遮罩1 0作為遮罩，藉 由異向性餘刻基板1，而形成如圖6所示的溝渠1 2。該溝 渠12的深度如為150〜500nm的厚度，該溝渠12的寬度如 為50〜200nm的程度。 然後，為了清除藉由上述異向性蝕刻的基板1的損傷， 10 312/發明說明書(補件)/92-10/92119936 200410317 及為了在後步驟的對藉由HDP-CVD裝置的電漿現象的保 護，藉由對於溝渠1 2施以熱處理，如圖7所示，成膜例如 為5〜30nm膜厚的熱氧化膜13。 又，為了防止在後步驟充填於溝渠1 2的元件隔離膜2 中含有的雜質對基板1擴散，如圖7所示從熱氧化膜1 3 的表面上至硬式遮罩10的表面上，形成如為5〜20nm膜厚 的阻止膜1 4。藉由採用如氧氮化矽膜、或氮化矽膜等作為 該阻止膜1 4，即可防止雜質的對基板1的擴散。 又，在雜質對基板1的擴散少（例如，在後步驟熱處理 少的情況），且可忽視對基板1的電特性的影響的情況，即 可省略阻止膜14的形成。 又，如圖8所示，使用HDP-CVD裝置將元件隔離膜2充 填於基板1的表面内所形成的溝渠1 2内。在進行該元件隔 離膜2的充填時，於C V D的原料氣體中添加氟等的反應性 高的雜質。添加的雜質的濃度於該充填處理的終始過程為 一定，充填後的含於元件隔離膜2中的雜質濃度，如係以 lx 19 cnT3〜1x21 cm_3的程度相同分布。 又，作為添加於CVD的原料氣體中的雜質，其他還可採 用石朋、構、珅、氯、破、溴中任一元素、或此等組合的雜 質。 然後，對含有充填於溝渠1 2内的雜質的元件隔離膜2 施行熱處理。藉由該熱處理，雜質從元件隔離膜2的上部 向外擴散，可使元件隔離膜2上部附近的雜質濃度下降， 結果其對於深度方向的雜質濃度成為圖2所示的濃度分 11 312/發明說明書(補件)/92-10/92119936 200410317 布。總之，元件隔離膜2上部的雜質濃度變得較該元件隔 離膜2的底部的雜質濃度低。 在此，該熱處理例如係在1 0 0 0〜1 1 0 0 °C程度附近的溫 度，進行60〜180分鐘。 最後，對為使雜質向外擴散而施行熱處理的圖8所示半 導體裝置，施行通常的CMP(Chemical Mechanical Pol i shi ng)製程等的平坦化處理，其後藉由使用氟酸等的 濕式蝕刻處理而在元件隔離膜2與基板1之間形成適宜的 階梯差，最終於基板1内形成如圖9所示構造的元件隔離 膜2。 如上所述，在形成於基板1的溝渠1 2内進行元件隔離 膜2的充填時，於CVD的原料氣體中添加氟等的反應性高 的雜質，藉由邊進行化學蝕刻邊進行元件隔離膜2的充 填，即可提升對該溝渠1 2的埋設性。另外，含有該雜質的 元件隔離膜2具有回流性，因而可進一步提升該埋設性。 另外，因為該雜質在相同的濃度下而從含有雜質的元件 隔離膜2向外擴散，因此藉由對於該元件隔離膜2施行熱 處理（尤其是，藉由施行1 0 0 0〜1 1 0 0 °C的熱處理），即可以 簡單的步驟，使元件隔離膜2上部的雜質濃度較底部的雜 質濃度降低。 藉此，在元件隔離膜2的形成後，例如即使於閘極絕緣 膜3 b形成時施行熱處理，仍可抑制雜質從元件隔離膜2 進一步向外擴散，從而雜質不會進入閘極絕緣膜3 b内，該 閘極絕緣膜3 b的電特性也不會劣化。 12 312/發明說明書(補件)/92-10/9211993 6 200410317 另外，在為了元件隔離膜2的整形而施行的濕式蝕刻處 理前，藉由施行將該元件隔離膜2上部的雜質濃度降低的 熱處理，可抑制藉由含有雜質而產生的氟酸等濕式蝕刻率 的變動，因而可整形為正確形狀的元件隔離膜2。 在此，為達成該效果，該元件隔離膜2的上部的雜質濃 度，最好為lx 18cnT3的程度。 又，如上述，在省略阻止膜1 4的形成的情況，在溝渠 1 2内充填含有雜質的元件隔離膜2前，如圖1 0所示，藉 由成膜與不含有雜質的元件隔離膜2相同的材料所組成的 10〜50nm膜厚的襯底膜15,即可防止在含有雜質的元件隔 離膜2與基板1之間產生的物理密接性的下降。據此，藉 由在後步驟所施加的應力等，即可防止元件隔離膜2從基 板1剝離。 另外，襯底膜1 5如上述除為未含有雜質者外，即使含 有較元件隔離膜2底部的雜質濃度低的濃度的雜質（最好 為元件隔離膜2底部的雜質濃度的1 0 %以下），仍可期待相 同的效果。 另外，藉由將熱氧化膜13的膜厚形成為20〜50nm而膜 厚化，該膜厚化的熱氧化膜也可獲得襯底膜1 5的效果。 (實施形態2 ) 在具備本實施形態之半導體裝置的元件隔離膜中，與實 施形態1相同，含有氟、蝴、填、珅、氯、蛾、臭中任一 元素、或此等組合的雜質，該雜質濃度的分布雖元件隔離 膜底部的濃度較其上部的濃度高，該雜質濃度的詳細分布 13 312/發明說明書(補件)/92-10/92119936 200410317 的方法與實施形態1不同。 本實施形態中，對於元件隔離膜所含的深度方向的雜 質，係以圖1 1所示濃度分布。也就是說，如圖1 1所示， 可知本實施形態之元件隔離膜，其從該元件隔離膜的底部 至指定的深度（例如，1 / 3〜2 / 3的程度的深度）為止的雜質 濃度為一定，其從該指定的深度至元件隔離膜上部的雜質 濃度分布成為連續減少。 具有該雜質濃度分布的元件隔離膜的形成方法，與實施 形態1大致相同，但在溝渠内形成含有相同的濃度分布（例 如，為1x19 cnT3〜1x21 cnT3的程度）的雜質的元件隔離 膜後使雜質從元件隔離膜的上部向外擴散用的熱處理中並 不相同。 為形成本實施形態的元件隔離膜，該熱處理可在9 0 0〜 1 0 0 0 °C程度附近的溫度，進行6 0〜1 8 0分鐘之時間的熱處 理 。 藉由施行該熱處理，促進雜質從元件隔離膜的上部向外 擴散，即可形成具有如圖1 1所示的雜質濃度分布的元件隔 離膜。總之，從該元件隔離膜的底部至指定的深度（例如， 1/3〜2/3的程度的深度）為止的雜質濃度為大致一定（為1 X 1 9 c πΓ3〜1 X 2 1 c πΓ3的程度），其從該指定的深度至元件 隔離膜的上部的雜質濃度漸漸減少，在元件隔離膜上部的 雜質濃度為1 X 1 8 c m_ 3的程度以下（現在的情況，為底部的 濃度的1 0 %以下的程度）的低濃度，而可形成元件隔離膜。 藉由採用如上述所示的雜質濃度分布的元件隔離膜，除 14 312/發明說明書(補件)/92-10/9211993 6 200410317 可獲得實施形態1所記載的效果，還可獲得如下的效果。 簡言之，在從該元件隔離膜2的底部至指定的高度，因 為含有一定的高濃度的雜質，因此，可降低元件隔離膜2 供給基板1的物理應力，從而可抑制起因於該應力的電晶 體等元件的電流降低等的不良影響。 又，本實施形態中也與實施形態1相同，在未於溝渠内 形成阻止膜的情況，也可採用將襯底膜成膜於基板與元件 隔離膜間的構成。 (實施形態3 ) 實施形態1中，以形成具有圖2所示雜質濃度分布的元 件隔離膜的目的，為進行雜質向外擴散，對具有相同雜質 濃度的元件隔離膜施行熱處理。本實施形態係使用其他的 方法形成具有圖2所示雜質濃度分布的元件隔離膜。 本實施形態之元件隔離膜的形成方法，係於基板的表面 内形成溝渠，其在該溝渠内形成熱氧化膜及阻止膜（也可省 略）為止的步驟與實施形態1記載的内容相同，但是，在其 後的使用HDP-CVD裝置的CVD步驟的元件隔離膜的形成方 法上並不相同。 亦即，在形成於基板表面内的溝渠内充填元件隔離膜 時，在實施形態1中，添加於C V D原料氣體中的雜質的濃 度，在該CVD步驟的終始過程中為一定，但是在本實施形 態中，使添加於CVD的原料氣體中的雜質的濃度，在該CVD 步驟間變化，而使用持有隨著時間經過的雜質濃度變化的 原料氣體，以形成元件隔離膜。 m· 312/發明說明書(補件)/92-10/9211993 6 15 200410317 具體而言，配合圖2所示雜質濃度分布的變化的 在充填處理的初期階段中，將添加於CVD原料氣體 濃度設為南 >農度，其後向著充填處理的最終階段， 加於CVD原料氣體的雜質濃度連續減少而變化。 在此，作為添加於CVD原料氣體中的雜質，與實 1相同，採用氟、删、石粦、珅、氯、埃、漠中任一 或此等組合的反應性高的雜質。 此後，施行通常的CMP製程等的平坦化處理，隨 使用氟酸等的濕式蝕刻處理而在元件隔離膜與基板 成適宜的階梯差，而於基板内形成如圖9所示構造 隔離膜。 如上所述，在形成含有濃度在深度方向變化的雜 件隔離膜時，藉由採用本實施形態的方法，可省去 雜質向外擴散而積極進行的熱處理的步驟，因此可 驟的削減。 又，在藉由CVD步驟形成元件隔離膜後，也可施 的向外擴散用的熱處理。藉此，雖增加了步驟數， 為降低元件隔離膜上部的雜質濃度。 (實施形態4 )
實施形態2中，以形成具有圖1 1所示雜質濃度j 元件隔離膜的目的，為進行雜質向外擴散，對具有 質濃度的元件隔離膜施行熱處理。本實施形態係使 的方法形成具有圖1 1所示雜質濃度分布的元件隔I 本實施形態之元件隔離膜的形成方法，係於基板 312/發明說明書(補件)/92-10/92119936 傾向， 的雜質 以使添 施形態 元素、 後藉由 之間形 的元件 質的元 為達成 獲得步 行雜質 但可更 卜布的 相同雜 用其他 _膜。 的表面 16 200410317 内形成溝渠，其在該溝渠内形成熱氧化膜及阻止膜（也可省 略）為止的步驟與實施形態1記載的内容相同，但是，在使 用其後的HDP-CVD裝置的CVD步驟的元件隔離膜的形成方 法上並不相同。 亦即，在形成於基板表面内的溝渠内充填元件隔離膜 時，在實施形態2中，添加於CVD原料氣體中的雜質的濃 度，在該CVD步驟的終始過程中為一定，但是在本實施形 態中，使添加於CVD的原料氣體中的雜質的濃度，在該CVD 處理間變化，而使用持有隨著時間經過的雜質濃度的變化 的原料氣體，形成元件隔離膜。 具體而言，配合圖1 1所示雜質濃度分布的變化的傾向， 在充填處理的初期階段中，將添加於CVD原料氣體的雜質 濃度設為高濃度，至中間階段（至指定的深度形成元件隔離 膜）維持該高濃度，從中間階段至最終階段以使添加於C V D 原料氣體的雜質濃度連續減少而變化。 在此，作為添加於CVD原料氣體中的雜質，與實施形態 1相同，採用氟、硼、構、砷、氯、埃、溴中任一元素、 或此等組合的反應性高的雜質。 此後，施行通常的CMP製程等的平坦化處理，隨後藉由 使用氟酸等的濕式蝕刻處理而在元件隔離膜與基板之間形 成適宜的階梯差，而於基板内形成如圖9所示構造的元件 隔離膜。 如上所述，在形成含有濃度在如圖1 1所示深度方向變 化的雜質的元件隔離膜時，藉由採用本實施形態的方法， 17 312/發明說明書(補件)/92-10/92119936 200410317 可省去為達成雜質向外擴散而積極進行的熱處理的步驟， 因此可獲得步驟的削減。 又，在藉由CVD步驟形成元件隔離膜後，也可施行雜質 向外擴散用的熱處理。藉此，雖增加了步驟數，但可更為 降低元件隔離膜上部的雜質濃度。 (實施形態5 ) 實施形態1、2中，在形成具有圖2或圖1 1所示雜質濃 度分布的元件隔離膜時，係在進行CMP製程等的平坦化處 理前施行用以使雜質向外擴散的積極的熱處理。 但在本實施形態中，其特徵係在進行CMP製程等的平坦 化處理後對於元件隔離膜施行雜質向外擴散用的熱處理。 在使用HDP-CVD裝置，而將雜質濃度對深度方向均相同 的元件隔離膜2充填於形成於基板1的表面内的溝渠内部 分，與實施形態1相同。 其後，本實施形態中，對圖8所示半導體裝置施行CMP 製程等的平坦化處理，形成圖1 2的形狀的製造途中的半導 體裝置。又，在此時元件隔離膜2内含有如為1x19 cnT3 〜1 X 2 1 c πΓ3程度的同樣濃度的雜質。 在上述平坦化處理後，接著對圖1 2所示半導體裝置施 行用以使含有的雜質向外擴散的熱處理。 在該熱處理中，在形成具有圖2所示雜質濃度分布的元 件隔離膜2時，如實施形態1所敘述，例如，以1 0 0 0〜1 1 0 0 °C程度的温度，進行6 0〜1 8 0分鐘之時間的熱處理。另外， 在形成具有圖1 1所示雜質濃度分布的元件隔離膜2時，如 18 312/發明說明書(補件)/92-10/9211993 6 200410317 實施形態2所敘述，例如，以9 0 0〜1 0 0 0 °C程度的溫度， 進行6 0〜1 8 0分鐘之時間的熱處理。 上述熱處理後，最後藉由對圖1 2所示製造途中的半導 體裝置，施行使用氟酸等的濕式蝕刻處理而在元件隔離膜 2與基板1之間形成適宜的階梯差，而於基板1内形成如 圖9所示構造的元件隔離膜2。 在由實施形態1、2說明的元間隔離膜2的形成步驟順 序中，在進行平坦化處理前，施行用以使雜質向外擴散的 熱處理，因此，藉由該平坦化處理來研磨、除去雜質濃度 最低的表面部分。 在此，如本實施形態，藉由在較平坦化處理前研磨、除 去多餘的元件隔離膜2的部分後，施行用以使雜質向外擴 散的熱處理，因此，與由實施形態1、2的步驟順序形成的 情況比較，可減低最終形狀的元件隔離膜2上部的雜質濃 度。 藉此，例如即使於閘極絕緣膜的形成時施行熱處理，仍 可抑制雜質從元件隔離膜2向外進一步擴散，從而雜質不 會進入閘極絕緣膜内，還可進一步抑制該閘極絕緣膜3b 的電特性劣化。 (實施形態6 ) 實施形態1、2中，在形成具有圖2或圖1 1所示雜質濃 度分布的元件隔離膜時，係在施行用以使雜質向外擴散的 積極的熱處理後，藉由施行CMP製程等的平坦化處理、使 用氟酸等的濕式蝕刻處理，而進行最終的元件隔離膜的整 19 312/發明說明書(補件)/92-10/9211993 6 200410317 形。 但在本實施形態中，其特徵係在最終的元件隔離膜的整 形後（亦即，C Μ P製程等的平坦化處理及使用氟酸等的濕式 蝕刻處理後），對該被整形的元件隔離膜施行使雜質向外擴 散的積極的熱處理。 使用HDP-CVD裝置，而將雜質濃度對深度方向均相同的 元件隔離膜2充填於基板1的表面内形成的溝渠12内，其 後，在對該元件隔離膜2施行CMP製程等的平坦化處理， 直至形成圖12之形狀的製造途中的半導體裝置，與實施形 態5相同。 其後，本實施形態中，藉由對圖1 2所示製造途中的半 導體裝置施行使用氟酸等的濕式蝕刻處理，在元件隔離膜 2與基板1之間形成適宜的階梯差，而於基板1内形成如 圖9所示整形為最終形狀的元件隔離膜2。又，在此時元 件隔離膜2内含有如為1x19 cm_3〜1x21 cnT3程度的同樣 濃度的雜質。 在上述元件隔離膜2的整形處理後，接著對圖9所示形 狀的半導體裝置施行用以使含有的雜質向外擴散的積極的 熱處理。 在該熱處理中，在形成具有圖2所示雜質濃度分布的元 件隔離膜2時，如實施形態1所敘述，例如，以1 0 0 0〜1 1 0 0 °C程度的溫度，進行6 0〜1 8 0分鐘之時間的熱處理。另外， 在形成具有圖1 1所示雜質濃度分布的元件隔離膜2時，如 實施形態2所敘述，例如，以9 0 0〜1 0 0 0 °C程度的溫度， 20 312/發明說明書(補件)/92-10/9211993 6 200410317 進行6 0〜1 8 0分鐘之時間的熱處理。 其後，移行至閘極等的形成。 在由實施形態5說明的元件隔離膜2的形成步驟順序 中，因為在藉由使用氟酸等的濕式蝕刻處理進行元件隔離 膜2的最終的整形處理前，施行用以使雜質向外擴散的熱 處理，因此，藉由濕式蝕刻處理來除去雜質濃度最低的表 面部分。 在此，如本實施形態，藉由在較濕式蝕刻處理前除去多 餘的元件隔離膜2的部分後，施行用以使雜質向外擴散的 熱處理，因此，與由實施形態5的步驟順序形成的情況比 較，可減低最終形狀的元件隔離膜2上部的雜質濃度。 藉此，例如即使於閘極絕緣膜的形成時施行熱處理，與 實施形態5比較，仍可更為抑制雜質從元件隔離膜2向外 進一步擴散，從而雜質不會進入閘極絕緣膜内，還可進一 步抑制該閘極絕緣膜3b的電特性劣化。 (發明效果） 本發明之申請專利範圍第1項記載的半導體裝置，係具 有在形成於基板表面内的溝渠充填有元件隔離膜的溝渠型 元件隔離構造者，上述元件隔離膜含有雜質，而該雜質濃 度係設定為上部濃度較上述元件隔離膜的底部要低，因 此，在元件隔離膜形成後，例如，即使為了形成閘極絕緣 膜而施行熱處理，仍可抑制雜質從元件隔離膜向外擴散， 從而雜質不會進入閘極絕緣膜内，該閘極絕緣膜的電特性 也不會劣化。又，因為在該元件隔離膜上部的雜質濃度較 21 312/發明說明書(補件)/92-10/92119936 200410317 低，因此，可抑制藉由含有雜質而產生的氟酸等濕式蝕刻 率的變動，因而可整形為正確形狀的元件隔離膜2。 又，本發明之申請專利範圍第2項記載的半導體裝置 中，係具有在形成於基板表面内的溝渠充填有元件隔離膜 的溝渠型元件隔離構造者，上述元件隔離膜含有雜質，而 該雜質的濃度係設定為從上述元件隔離膜的底部至指定的 深度為止為一定，而從該指定的深度至上部連續變低，因 此可獲得與申請專利範圍第1項記載的半導體裝置相同的 效果。 又，本發明之申請專利範圍第6項記載的半導體裝置之 製造方法，其具備如下步驟：（a)於基板的表面内形成溝渠 的步驟；（b)於上述溝渠内充填含有雜質的元件隔離膜的步 驟；及（c )於上述步驟（b )之後使上述元件隔離膜的上部附 近的雜質濃度下降的步驟，因此，藉由簡易的步驟即可製 造申請專利範圍第1項記載的半導體裝置。 又，本發明之申請專利範圍第1 2項記載的半導體裝置 之製造方法，其更可具備如下步驟：（f)於基板的表面内形 成溝渠的步驟；（g) —面使添加於原料氣體内的雜質濃度變 化，而一面於上述溝渠内充填含有該雜質的元件隔離膜的 步驟，因此，例如，藉由較充填處理的初期階段更使結束 階段的雜質的添加濃度變化，即可比申請專利範圍第7項 記載的方法’更fa〗易形成申請專利範圍第1項記載的半導 體裝置。 【圖式簡單說明】 22 312/發明說明書(補件)/92-10/92119936 200410317 圖1為顯示具有元件隔離膜之本發明之半導體裝置的一 構成例的剖面圖。 圖2為顯示實施形態1之元件隔離膜所含的雜質濃度分 布的圖。 圖3A、B為顯示本發明之半導體裝置的製造步驟的剖面 圖。 圖4為顯示本發明之半導體裝置的製造步驟的剖面圖。 圖5為顯示本發明之半導體裝置的製造步驟的剖面圖。 圖6為顯示本發明之半導體裝置的製造步驟的剖面圖。 圖7為顯示本發明之半導體裝置的製造步驟的剖面圖。 圖8為顯示本發明之半導體裝置的製造步驟的剖面圖。 圖9為顯示具有被最終整形之元件隔離膜之製造途中的 本發明的半導體裝置的剖面圖。 圖1 0為顯示在溝渠内部形成襯底膜的狀態的剖面圖。 圖1 1為顯示實施形態2之元件隔離膜所含有的雜質濃 度分布的圖。 圖1 2為顯示平坦化處理剛結束後的製造途中的本發明 的半導體裝置的剖面圖。 (元件符號說明） 1 基板 2 元件隔離膜 3 閘極 3 a 閘電極部 3 b 閘極絕緣膜 23 312/發明說明書(補件)/92-10/9211993 6 200410317 4 層 間 絕 緣膜 5 接 觸 栓 塞 6 内 連 線 10 硬 式 遮 罩 10a 氮 化 矽 膜 10b 多 晶 矽 膜 10c 氧 化 膜 11 光 阻 12 溝 渠 13 熱 氧 化 膜 14 阻 止 膜 15 襯 底 膜 24 312/發明說明書(補件)/92-10/92119936