JP3855638B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ構造を有する半導体装置及びその製造方法に関する。特には、完全空乏型ＳＯＩデバイスを容易に製造できる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図１３は、従来のＳＯＩ(Silicon On Insulator)構造の完全空乏型半導体装置を示す断面図である。
まず、張り合わせ法により製造されたＳＯＩ基板１０１を準備する。このＳＯＩ基板１０１は、単結晶シリコンからなる支持基板１０２と、この支持基板１０２上に形成された絶縁膜１０３と、この絶縁膜１０３上に形成された単結晶Ｓｉ層１０４と、から構成されている。
【０００３】
すなわち、表面に第１絶縁膜が形成された第１シリコン基板（支持基板１０２）を準備し、表面に第２絶縁膜が形成された第２シリコン基板（単結晶Ｓｉ層１０４）を準備する。次に、第１絶縁膜と第２絶縁膜を張り合わせることにより、支持基板１０２上に形成された第１及び第２絶縁膜からなる絶縁膜１０３と、この絶縁膜１０３上に形成された第２シリコン基板（単結晶Ｓｉ層１０４）と、からなるＳＯＩ基板１０１が形成される。この後、第２シリコン基板の裏面を研磨することにより第２シリコン基板の厚さを１０ｎｍ程度とする。これにより、厚さの薄い単結晶Ｓｉ層１０４を備えたＳＯＩ基板１０１が形成される。
【０００４】
次に、単結晶Ｓｉ層１０４にトレンチを形成し、このトレンチ内にシリコン酸化膜を埋め込む。これにより、絶縁膜１０３上の素子分離領域にはシリコン酸化膜からなる素子分離膜１０５が形成される。次に、単結晶Ｓｉ層１０４にＰ型不純物をイオン注入する。
【０００５】
この後、単結晶Ｓｉ層１０４の表面に熱酸化法によりゲート酸化膜１０６を形成する。次に、このゲート酸化膜１０６を含む全面上にポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることにより、ゲート酸化膜上にゲート電極１０７が形成される。
【０００６】
次に、ゲート電極１０７をマスクとして低濃度のＮ型不純物イオンをイオン注入する。この後、ゲート電極１０７を含む全面上にＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜を堆積し、このシリコン酸化膜を全面エッチングすることにより、ゲート電極１０７の側壁にはシリコン酸化膜からなるサイドウォール１１３が形成される。
【０００７】
次に、サイドウォール１１３及びゲート電極１０７をマスクとしてＮ型不純物イオンをイオン注入する。この後、ＳＯＩ基板１０１にアニールを施すことにより、単結晶Ｓｉ層には低濃度のＮ型拡散層１１５及びソース／ドレイン領域のＮ型拡散層１１６，１１７が形成される。このようにしてＳＯＩ構造の完全空乏型ＭＯＳトランジスタが形成される。完全空乏型ＭＯＳトランジスタは、短チャンネル効果を十分に抑制できるなどの種々の特徴を有している。
【０００８】
この後、ソース／ドレイン領域のＮ型拡散層１１６，１１７上の酸化膜を除去し、ゲート電極１０７を含む全面上に金属層（図示せず）を堆積する。次に、ＳＯＩ基板に熱処理を施すことにより、単結晶Ｓｉ層及びゲート電極それぞれと金属層とがシリサイド反応を起こすことにより、Ｎ型拡散層１１６，１１７及びゲート電極それぞれの上にはシリサイド層（図示せず）が形成される。
【０００９】
次に、ゲート電極を含む全面上に層間絶縁膜（図示せず）を堆積し、この層間絶縁膜をエッチングすることにより、該層間絶縁膜にはＮ型拡散層１１６，１１７それぞれの上に位置するコンタクトホール（図示せず）が形成される。
【００１０】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置の製造方法では、完全空乏型ＭＯＳトランジスタを形成するために単結晶Ｓｉ層１０４の厚さを非常に薄くしている。このため、ソース／ドレイン領域の拡散層上でのシリサイド反応が進み過ぎると、単結晶Ｓｉ層１０４における拡散層１１６，１１７の部分が全てシリサイド化してしまうことがある。また、コンタクトホールを形成するためのエッチングにおけるオーバーエッチング量が多すぎると、コンタクトホールが単結晶Ｓｉ層１０４を突き抜けて絶縁膜１０３まで到達してしまうこともある。このように単結晶Ｓｉ層を薄く形成した完全空乏型ＭＯＳトランジスタでは、上述したようにプロセス制御が困難である。従って、完全空乏型ＳＯＩデバイスを製造することは困難である。
【００１１】
本発明は上記のような事情を考慮してなされたものであり、その目的は、プロセス制御が容易であり完全空乏型トランジスタを容易に製造できる半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、支持基板、その上に形成された第１絶縁膜及びその上に形成された単結晶Ｓｉ層を有するＳＯＩ基板を準備する第１工程と、
単結晶Ｓｉ層の表面にダミーゲート絶縁膜を形成する第２工程と、
このダミーゲート絶縁膜上にダミーゲート電極を形成する第３工程と、
ダミーゲート電極をマスクとして単結晶Ｓｉ層に不純物イオンを注入する第４工程と、
単結晶Ｓｉ層にアニールを施すことにより、単結晶Ｓｉ層にソース／ドレイン領域の拡散層を形成する第５工程と、
ダミーゲート電極を含む全面上に第２絶縁膜を堆積し、第２絶縁膜をＣＭＰ研磨又はエッチバックすることにより、ダミーゲート電極の上面を露出させる第６工程と、
第２絶縁膜をマスクとして、ダミーゲート電極及びダミーゲート絶縁膜をエッチングすると共に単結晶Ｓｉ層を所定深さまでエッチングする第７工程と、
単結晶Ｓｉ層上にゲート絶縁膜を形成する第８工程と、
このゲート絶縁膜上にゲート電極を形成する第９工程と、
を具備することを特徴とする。
【００１３】
上記半導体装置の製造方法によれば、単結晶Ｓｉ層の厚さを比較的に厚く形成しても、第７工程で第２絶縁膜をマスクとして単結晶Ｓｉ層を所定深さまでエッチングすることにより、ゲート電極下のチャンネル部の単結晶Ｓｉ層の厚さを薄くできる。従って、完全空乏型ＭＯＳトランジスタを形成することができる。このトランジスタでは、従来の半導体装置のように単結晶Ｓｉ層の厚さを薄くする必要がないので、プロセス制御が容易となる。
【００１４】
また、本発明に係る半導体装置の製造方法においては、第７工程と第８工程の間に、第７工程により単結晶Ｓｉ層に形成された凹部の内側壁に、Ｓｉより比誘電率の低い絶縁膜からなるサイドウォールを形成する工程をさらに含むことも可能である。
【００１５】
本発明に係る半導体装置は、支持基板、その上に形成された絶縁膜及びその上に形成された単結晶Ｓｉ層を有するＳＯＩ基板と、
単結晶Ｓｉ層に形成された、チャンネル領域上に位置する凹部と、
この凹部の内側壁に形成された、Ｓｉより比誘電率の低い絶縁膜からなるサイドウォールと、
凹部の底部に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成され、サイドウォールの相互間に形成されたゲート電極と、
単結晶Ｓｉ層に形成され、ゲート電極の側壁側の下方に形成されたソース／ドレイン領域の拡散層と、
を具備することを特徴とする。
【００１６】
上記半導体装置によれば、プロセス制御が容易であり完全空乏型トランジスタを容易に製造できる。また、単結晶Ｓｉ層に形成された凹部の内側壁にＳｉより比誘電率の低い絶縁膜からなるサイドウォールを形成し、このサイドウォールの相互間且つゲート絶縁膜上にゲート電極を形成している。このため、ゲート電極とドレイン拡散層との間の容量を低減することができる。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１〜図７は、本発明の第１の実施の形態による半導体装置の製造方法を示す断面図である。
【００１８】
まず、張り合わせ法により製造されたＳＯＩ基板１を準備する。このＳＯＩ基板１は、単結晶シリコンからなる支持基板２と、この支持基板２上に形成された絶縁膜３と、この絶縁膜３上に形成された単結晶Ｓｉ層４と、から構成されている。
【００１９】
すなわち、表面に第１絶縁膜が形成された第１シリコン基板（支持基板２）を準備し、表面に第２絶縁膜が形成された第２シリコン基板（単結晶Ｓｉ層４）を準備する。次に、第１絶縁膜と第２絶縁膜を張り合わせることにより、支持基板２上に形成された第１及び第２絶縁膜からなる絶縁膜３と、この絶縁膜３上に形成された第２シリコン基板（単結晶Ｓｉ層４）と、からなるＳＯＩ基板１が形成される。この後、第２シリコン基板の裏面を研磨することにより第２シリコン基板の厚さを例えば１５０ｎｍ程度とする。
【００２０】
次に、図１に示すように、単結晶Ｓｉ層４にトレンチを形成し、このトレンチ内を含む全面上にＣＶＤ法によりシリコン酸化膜を堆積する。この後、単結晶Ｓｉ層４の上に存在するシリコン酸化膜をエッチバック又はＣＭＰ（Chemical Mechanical Polishing）研磨により除去する。これにより、トレンチ内にシリコン酸化膜が埋め込まれ、絶縁膜３上の素子分離領域にはシリコン酸化膜からなる素子分離膜５が形成される。次に、単結晶Ｓｉ層４にＰ型不純物をイオン注入する。
【００２１】
この後、単結晶Ｓｉ層４の表面に熱酸化法によりダミーゲート酸化膜６ａを形成する。次に、このダミーゲート酸化膜６ａを含む全面上にＣＶＤ法によりポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることにより、ダミーゲート酸化膜上にダミーゲート電極７ａが形成される。
【００２２】
次に、ダミーゲート電極７ａをマスクとして低濃度のＮ型不純物イオンをイオン注入する。次に、ダミーゲート電極７ａを含む全面上にＣＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸化膜を全面エッチングすることにより、ダミーゲート電極７ａの側壁にはシリコン酸化膜からなるサイドウォール１３が形成される。
【００２３】
この後、サイドウォール１３及びダミーゲート電極７ａをマスクとしてＮ型不純物イオンをイオン注入し、単結晶Ｓｉ層４にアニールを施す。これにより、単結晶Ｓｉ層には低濃度のＮ型拡散層１５及びソース／ドレイン領域のＮ型拡散層１６，１７が形成される。
【００２４】
次に、ソース／ドレイン領域のＮ型拡散層１６，１７上の酸化膜を除去し、ダミーゲート電極７ａを含む全面上にＴｉ層等の金属層（図示せず）を堆積する。次に、ＳＯＩ基板に熱処理を施すことにより、単結晶Ｓｉ層及びダミーゲート電極それぞれと金属層とがシリサイド反応を起こすことにより、Ｎ型拡散層１６，１７及びダミーゲート電極７ａそれぞれの上にはシリサイド層（図示せず）が形成される。
【００２５】
次に、図２に示すように、ダミーゲート電極７ａを含む全面上にＣＶＤ法によりシリコン酸化膜２１を厚く堆積し、このシリコン酸化膜２１をＣＭＰ研磨又はエッチバックすることにより、ダミーゲート電極７ａの上面を露出させる。
【００２６】
この後、図３に示すように、シリコン酸化膜２１及びサイドウォール１３をマスクとしてダミーゲート電極７ａ及びダミーゲート酸化膜６ａをエッチング除去すると共に単結晶Ｓｉ層４を所定深さまでエッチングする。これにより、後記ゲート電極７ｂ下における単結晶Ｓｉ層４の厚さを１０ｎｍ程度とすることができる。
【００２７】
次に、図４に示すように、単結晶Ｓｉ層４の表面上に熱酸化法によりゲート酸化膜６ｂを形成する。
【００２８】
この後、図５に示すように、シリコン酸化膜２１を含む全面上にＣＶＤ法により不純物がドープされたポリシリコン膜２２を堆積する。なお、この工程で、不純物がドープされていないポリシリコン膜を堆積することも可能であるが、その場合は、堆積後にポリシリコン膜に不純物イオンをイオン注入するか又は気相拡散によりポリシリコン膜に不純物イオンを導入することが好ましい。
【００２９】
次に、図６に示すように、ポリシリコン膜２２をＣＭＰ研磨又はエッチバックすることにより、サイドウォール１３の相互間且つゲート酸化膜６ｂ上にポリシリコン膜からなるゲート電極７ｂが形成される。このようにしてＳＯＩ構造の完全空乏型ＭＯＳトランジスタが形成される。すなわち、ゲート電極下の単結晶Ｓｉ層４を所定の深さまでエッチングすることにより、ゲート電極下の単結晶Ｓｉ層領域を１０ｎｍ程度と浅く形成することができ、その結果、ＳＯＩ構造の完全空乏型ＭＯＳトランジスタを形成できる。また、完全空乏型ＭＯＳトランジスタは、短チャンネル効果を十分に抑制できるなどの種々の特徴を有している。
次に、ゲート電極７ｂを含む全面上にシリコン酸化膜等からなる層間絶縁膜２３を堆積する。
【００３０】
次に、図７に示すように、層間絶縁膜２３及びシリコン酸化膜２１をエッチングすることにより、ソース／ドレイン領域のＮ型拡散層１６，１７それぞれの上に位置するコンタクトホール２３ａ，２３ｂが形成される。この後、コンタクトホール内及び層間絶縁膜上に配線層２５を形成する。
【００３１】
上記第１の実施の形態によれば、単結晶Ｓｉ層４の厚さを１５０ｎｍ程度と比較的に厚く形成しているが、図３に示す工程でシリコン酸化膜２１及びサイドウォール１３をマスクとして単結晶Ｓｉ層４を所定深さまでエッチングすることにより、ゲート電極下のチャンネル部の単結晶Ｓｉ層の厚さを薄くできるので、完全空乏型ＭＯＳトランジスタを形成することができる。このトランジスタでは、従来の半導体装置のように単結晶Ｓｉ層の厚さを薄くする必要がないので、プロセス制御が容易となる。つまり、単結晶Ｓｉ層の厚さを比較的厚く形成しているため、ソース／ドレイン領域の拡散層上でのシリサイド反応が進み過ぎても、単結晶Ｓｉ層４における拡散層１６，１７の部分が全てシリサイド化してしまうことがない。また、コンタクトホール２３ａ，２３ｂを形成するためのエッチングにおけるオーバーエッチング量が多すぎても、コンタクトホールが単結晶Ｓｉ層４を突き抜けて絶縁膜３まで到達してしまうこともない。従って、プロセス制御が容易であり完全空乏型トランジスタを容易に製造することができる。
【００３２】
図８〜図１２は、本発明の第２の実施の形態による半導体装置の製造方法を示す断面図である。
【００３３】
第１の実施の形態における図１乃至図３に示す工程を行った後、図８に示すように、シリコン酸化膜２１を含む全面上にＣＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸化膜を全面エッチングすることにより、サイドウォール１３及び低濃度拡散層１５の内側壁（即ち単結晶Ｓｉ層４に形成された凹部の内側壁）にはシリコン酸化膜からなるサイドウォール３３が形成される。
【００３４】
次に、図９に示すように、単結晶Ｓｉ層４の表面上に熱酸化法によりゲート酸化膜６ｂを形成する。
【００３５】
この後、図１０に示すように、シリコン酸化膜２１を含む全面上にＣＶＤ法により不純物がドープされたポリシリコン膜２２を堆積する。なお、この工程で、不純物がドープされていないポリシリコン膜を堆積することも可能であるが、その場合は、堆積後にポリシリコン膜に不純物イオンをイオン注入するか又は気相拡散によりポリシリコン膜に不純物イオンを導入することが好ましい。
【００３６】
次に、図１１に示すように、ポリシリコン膜２２をＣＭＰ研磨又はエッチバックすることにより、サイドウォール３３の相互間且つゲート酸化膜６ｂ上にポリシリコン膜からなるゲート電極７ｂが形成される。このようにしてＳＯＩ構造の完全空乏型ＭＯＳトランジスタが形成される。すなわち、ゲート電極下の単結晶Ｓｉ層４を所定の深さまでエッチングすることにより、ゲート電極下の単結晶Ｓｉ層領域を１０ｎｍ程度と浅く形成することができ、その結果、ＳＯＩ構造の完全空乏型ＭＯＳトランジスタを形成できる。また、完全空乏型ＭＯＳトランジスタは、短チャンネル効果を十分に抑制できるなどの種々の特徴を有している。
次に、ゲート電極７ｂを含む全面上にシリコン酸化膜等からなる層間絶縁膜２３を堆積する。
【００３７】
この後、図１２に示すように、層間絶縁膜２３及びシリコン酸化膜２１をエッチングすることにより、ソース／ドレイン領域のＮ型拡散層１６，１７それぞれの上に位置するコンタクトホール２３ａ，２３ｂが形成される。この後、コンタクトホール内及び層間絶縁膜上に配線層２５を形成する。
【００３８】
上記第２の実施の形態においても第１の実施の形態と同様の効果を得ることができる。すなわち、従来の半導体装置のように単結晶Ｓｉ層の厚さを薄くする必要がないので、プロセス制御が容易であり完全空乏型トランジスタを容易に製造することができる。
【００３９】
また、第２の実施の形態では、図８に示す工程でサイドウォール１３及び低濃度拡散層１５の内側壁に、Ｓｉより比誘電率の低いシリコン酸化膜からなるサイドウォール３３を形成し、サイドウォール３３の相互間且つゲート酸化膜６ｂ上にゲート電極７ｂを形成している。このため、第１の実施の形態に比べてゲート電極７ｂとドレイン拡散層１７との間の容量を低減することができる。従って、トランジスタの動作速度を向上することができる。
【００４０】
尚、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。例えば、シリコン酸化膜２１及びサイドウォール１３をマスクとして単結晶Ｓｉ層４をエッチングする際の具体的な条件については、単結晶Ｓｉ層４の厚さ等により種々適切なものを選択して実施することが可能である。
【００４１】
【発明の効果】
以上説明したように本発明によれば、第２絶縁膜をマスクとして、ダミーゲート電極及びダミーゲート絶縁膜をエッチングすると共に単結晶Ｓｉ層を所定深さまでエッチングすることにより、ゲート電極下のチャンネル部の単結晶Ｓｉ層の厚さを薄くしている。したがって、プロセス制御が容易であり完全空乏型トランジスタを容易に製造できる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の製造方法を示す断面図である。
【図２】本発明の第１の実施の形態による半導体装置の製造方法を示すものであり、図１の次の工程を示す断面図である。
【図３】本発明の第１の実施の形態による半導体装置の製造方法を示すものであり、図２の次の工程を示す断面図である。
【図４】本発明の第１の実施の形態による半導体装置の製造方法を示すものであり、図３の次の工程を示す断面図である。
【図５】本発明の第１の実施の形態による半導体装置の製造方法を示すものであり、図４の次の工程を示す断面図である。
【図６】本発明の第１の実施の形態による半導体装置の製造方法を示すものであり、図５の次の工程を示す断面図である。
【図７】本発明の第１の実施の形態による半導体装置の製造方法を示すものであり、図６の次の工程を示す断面図である。
【図８】本発明の第２の実施の形態による半導体装置の製造方法を示す断面図である。
【図９】本発明の第２の実施の形態による半導体装置の製造方法を示すものであり、図８の次の工程を示す断面図である。
【図１０】本発明の第２の実施の形態による半導体装置の製造方法を示すものであり、図９の次の工程を示す断面図である。
【図１１】本発明の第２の実施の形態による半導体装置の製造方法を示すものであり、図１０の次の工程を示す断面図である。
【図１２】本発明の第２の実施の形態による半導体装置の製造方法を示すものであり、図１１の次の工程を示す断面図である。
【図１３】従来のＳＯＩ構造の完全空乏型半導体装置を示す断面図である。
【符号の説明】
１，１０１ ＳＯＩ基板
２，１０２ 支持基板
３，１０３ 絶縁膜
４，１０４ 単結晶Ｓｉ層
５，１０５ 素子分離膜
６ａ ダミーゲート酸化膜
６ｂ，１０６ ゲート酸化膜
７ａ ダミーゲート電極
７ｂ，１０７ ゲート電極
８ 酸素注入層
９ 酸素イオン
１１ 埋込み型酸化絶縁層
１３，１１３ サイドウォール
１５，１１５ 低濃度のＮ型拡散層
１６，１１６ ソース拡散層
１７，１１７ ドレイン拡散層
２１ シリコン酸化膜
２２ ポリシリコン膜
２３ 層間絶縁膜
２３ａ，２３ｂ コンタクトホール
２５ 配線層
【発明の属する技術分野】
本発明は、ＳＯＩ構造を有する半導体装置及びその製造方法に関する。特には、完全空乏型ＳＯＩデバイスを容易に製造できる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図１３は、従来のＳＯＩ(Silicon On Insulator)構造の完全空乏型半導体装置を示す断面図である。
まず、張り合わせ法により製造されたＳＯＩ基板１０１を準備する。このＳＯＩ基板１０１は、単結晶シリコンからなる支持基板１０２と、この支持基板１０２上に形成された絶縁膜１０３と、この絶縁膜１０３上に形成された単結晶Ｓｉ層１０４と、から構成されている。
【０００３】
すなわち、表面に第１絶縁膜が形成された第１シリコン基板（支持基板１０２）を準備し、表面に第２絶縁膜が形成された第２シリコン基板（単結晶Ｓｉ層１０４）を準備する。次に、第１絶縁膜と第２絶縁膜を張り合わせることにより、支持基板１０２上に形成された第１及び第２絶縁膜からなる絶縁膜１０３と、この絶縁膜１０３上に形成された第２シリコン基板（単結晶Ｓｉ層１０４）と、からなるＳＯＩ基板１０１が形成される。この後、第２シリコン基板の裏面を研磨することにより第２シリコン基板の厚さを１０ｎｍ程度とする。これにより、厚さの薄い単結晶Ｓｉ層１０４を備えたＳＯＩ基板１０１が形成される。
【０００４】
次に、単結晶Ｓｉ層１０４にトレンチを形成し、このトレンチ内にシリコン酸化膜を埋め込む。これにより、絶縁膜１０３上の素子分離領域にはシリコン酸化膜からなる素子分離膜１０５が形成される。次に、単結晶Ｓｉ層１０４にＰ型不純物をイオン注入する。
【０００５】
この後、単結晶Ｓｉ層１０４の表面に熱酸化法によりゲート酸化膜１０６を形成する。次に、このゲート酸化膜１０６を含む全面上にポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることにより、ゲート酸化膜上にゲート電極１０７が形成される。
【０００６】
次に、ゲート電極１０７をマスクとして低濃度のＮ型不純物イオンをイオン注入する。この後、ゲート電極１０７を含む全面上にＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜を堆積し、このシリコン酸化膜を全面エッチングすることにより、ゲート電極１０７の側壁にはシリコン酸化膜からなるサイドウォール１１３が形成される。
【０００７】
次に、サイドウォール１１３及びゲート電極１０７をマスクとしてＮ型不純物イオンをイオン注入する。この後、ＳＯＩ基板１０１にアニールを施すことにより、単結晶Ｓｉ層には低濃度のＮ型拡散層１１５及びソース／ドレイン領域のＮ型拡散層１１６，１１７が形成される。このようにしてＳＯＩ構造の完全空乏型ＭＯＳトランジスタが形成される。完全空乏型ＭＯＳトランジスタは、短チャンネル効果を十分に抑制できるなどの種々の特徴を有している。
【０００８】
この後、ソース／ドレイン領域のＮ型拡散層１１６，１１７上の酸化膜を除去し、ゲート電極１０７を含む全面上に金属層（図示せず）を堆積する。次に、ＳＯＩ基板に熱処理を施すことにより、単結晶Ｓｉ層及びゲート電極それぞれと金属層とがシリサイド反応を起こすことにより、Ｎ型拡散層１１６，１１７及びゲート電極それぞれの上にはシリサイド層（図示せず）が形成される。
【０００９】
次に、ゲート電極を含む全面上に層間絶縁膜（図示せず）を堆積し、この層間絶縁膜をエッチングすることにより、該層間絶縁膜にはＮ型拡散層１１６，１１７それぞれの上に位置するコンタクトホール（図示せず）が形成される。
【００１０】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置の製造方法では、完全空乏型ＭＯＳトランジスタを形成するために単結晶Ｓｉ層１０４の厚さを非常に薄くしている。このため、ソース／ドレイン領域の拡散層上でのシリサイド反応が進み過ぎると、単結晶Ｓｉ層１０４における拡散層１１６，１１７の部分が全てシリサイド化してしまうことがある。また、コンタクトホールを形成するためのエッチングにおけるオーバーエッチング量が多すぎると、コンタクトホールが単結晶Ｓｉ層１０４を突き抜けて絶縁膜１０３まで到達してしまうこともある。このように単結晶Ｓｉ層を薄く形成した完全空乏型ＭＯＳトランジスタでは、上述したようにプロセス制御が困難である。従って、完全空乏型ＳＯＩデバイスを製造することは困難である。
【００１１】
本発明は上記のような事情を考慮してなされたものであり、その目的は、プロセス制御が容易であり完全空乏型トランジスタを容易に製造できる半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、支持基板、その上に形成された第１絶縁膜及びその上に形成された単結晶Ｓｉ層を有するＳＯＩ基板を準備する第１工程と、
単結晶Ｓｉ層の表面にダミーゲート絶縁膜を形成する第２工程と、
このダミーゲート絶縁膜上にダミーゲート電極を形成する第３工程と、
ダミーゲート電極をマスクとして単結晶Ｓｉ層に不純物イオンを注入する第４工程と、
単結晶Ｓｉ層にアニールを施すことにより、単結晶Ｓｉ層にソース／ドレイン領域の拡散層を形成する第５工程と、
ダミーゲート電極を含む全面上に第２絶縁膜を堆積し、第２絶縁膜をＣＭＰ研磨又はエッチバックすることにより、ダミーゲート電極の上面を露出させる第６工程と、
第２絶縁膜をマスクとして、ダミーゲート電極及びダミーゲート絶縁膜をエッチングすると共に単結晶Ｓｉ層を所定深さまでエッチングする第７工程と、
単結晶Ｓｉ層上にゲート絶縁膜を形成する第８工程と、
このゲート絶縁膜上にゲート電極を形成する第９工程と、
を具備することを特徴とする。
【００１３】
上記半導体装置の製造方法によれば、単結晶Ｓｉ層の厚さを比較的に厚く形成しても、第７工程で第２絶縁膜をマスクとして単結晶Ｓｉ層を所定深さまでエッチングすることにより、ゲート電極下のチャンネル部の単結晶Ｓｉ層の厚さを薄くできる。従って、完全空乏型ＭＯＳトランジスタを形成することができる。このトランジスタでは、従来の半導体装置のように単結晶Ｓｉ層の厚さを薄くする必要がないので、プロセス制御が容易となる。
【００１４】
また、本発明に係る半導体装置の製造方法においては、第７工程と第８工程の間に、第７工程により単結晶Ｓｉ層に形成された凹部の内側壁に、Ｓｉより比誘電率の低い絶縁膜からなるサイドウォールを形成する工程をさらに含むことも可能である。
【００１５】
本発明に係る半導体装置は、支持基板、その上に形成された絶縁膜及びその上に形成された単結晶Ｓｉ層を有するＳＯＩ基板と、
単結晶Ｓｉ層に形成された、チャンネル領域上に位置する凹部と、
この凹部の内側壁に形成された、Ｓｉより比誘電率の低い絶縁膜からなるサイドウォールと、
凹部の底部に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成され、サイドウォールの相互間に形成されたゲート電極と、
単結晶Ｓｉ層に形成され、ゲート電極の側壁側の下方に形成されたソース／ドレイン領域の拡散層と、
を具備することを特徴とする。
【００１６】
上記半導体装置によれば、プロセス制御が容易であり完全空乏型トランジスタを容易に製造できる。また、単結晶Ｓｉ層に形成された凹部の内側壁にＳｉより比誘電率の低い絶縁膜からなるサイドウォールを形成し、このサイドウォールの相互間且つゲート絶縁膜上にゲート電極を形成している。このため、ゲート電極とドレイン拡散層との間の容量を低減することができる。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１〜図７は、本発明の第１の実施の形態による半導体装置の製造方法を示す断面図である。
【００１８】
まず、張り合わせ法により製造されたＳＯＩ基板１を準備する。このＳＯＩ基板１は、単結晶シリコンからなる支持基板２と、この支持基板２上に形成された絶縁膜３と、この絶縁膜３上に形成された単結晶Ｓｉ層４と、から構成されている。
【００１９】
すなわち、表面に第１絶縁膜が形成された第１シリコン基板（支持基板２）を準備し、表面に第２絶縁膜が形成された第２シリコン基板（単結晶Ｓｉ層４）を準備する。次に、第１絶縁膜と第２絶縁膜を張り合わせることにより、支持基板２上に形成された第１及び第２絶縁膜からなる絶縁膜３と、この絶縁膜３上に形成された第２シリコン基板（単結晶Ｓｉ層４）と、からなるＳＯＩ基板１が形成される。この後、第２シリコン基板の裏面を研磨することにより第２シリコン基板の厚さを例えば１５０ｎｍ程度とする。
【００２０】
次に、図１に示すように、単結晶Ｓｉ層４にトレンチを形成し、このトレンチ内を含む全面上にＣＶＤ法によりシリコン酸化膜を堆積する。この後、単結晶Ｓｉ層４の上に存在するシリコン酸化膜をエッチバック又はＣＭＰ（Chemical Mechanical Polishing）研磨により除去する。これにより、トレンチ内にシリコン酸化膜が埋め込まれ、絶縁膜３上の素子分離領域にはシリコン酸化膜からなる素子分離膜５が形成される。次に、単結晶Ｓｉ層４にＰ型不純物をイオン注入する。
【００２１】
この後、単結晶Ｓｉ層４の表面に熱酸化法によりダミーゲート酸化膜６ａを形成する。次に、このダミーゲート酸化膜６ａを含む全面上にＣＶＤ法によりポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることにより、ダミーゲート酸化膜上にダミーゲート電極７ａが形成される。
【００２２】
次に、ダミーゲート電極７ａをマスクとして低濃度のＮ型不純物イオンをイオン注入する。次に、ダミーゲート電極７ａを含む全面上にＣＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸化膜を全面エッチングすることにより、ダミーゲート電極７ａの側壁にはシリコン酸化膜からなるサイドウォール１３が形成される。
【００２３】
この後、サイドウォール１３及びダミーゲート電極７ａをマスクとしてＮ型不純物イオンをイオン注入し、単結晶Ｓｉ層４にアニールを施す。これにより、単結晶Ｓｉ層には低濃度のＮ型拡散層１５及びソース／ドレイン領域のＮ型拡散層１６，１７が形成される。
【００２４】
次に、ソース／ドレイン領域のＮ型拡散層１６，１７上の酸化膜を除去し、ダミーゲート電極７ａを含む全面上にＴｉ層等の金属層（図示せず）を堆積する。次に、ＳＯＩ基板に熱処理を施すことにより、単結晶Ｓｉ層及びダミーゲート電極それぞれと金属層とがシリサイド反応を起こすことにより、Ｎ型拡散層１６，１７及びダミーゲート電極７ａそれぞれの上にはシリサイド層（図示せず）が形成される。
【００２５】
次に、図２に示すように、ダミーゲート電極７ａを含む全面上にＣＶＤ法によりシリコン酸化膜２１を厚く堆積し、このシリコン酸化膜２１をＣＭＰ研磨又はエッチバックすることにより、ダミーゲート電極７ａの上面を露出させる。
【００２６】
この後、図３に示すように、シリコン酸化膜２１及びサイドウォール１３をマスクとしてダミーゲート電極７ａ及びダミーゲート酸化膜６ａをエッチング除去すると共に単結晶Ｓｉ層４を所定深さまでエッチングする。これにより、後記ゲート電極７ｂ下における単結晶Ｓｉ層４の厚さを１０ｎｍ程度とすることができる。
【００２７】
次に、図４に示すように、単結晶Ｓｉ層４の表面上に熱酸化法によりゲート酸化膜６ｂを形成する。
【００２８】
この後、図５に示すように、シリコン酸化膜２１を含む全面上にＣＶＤ法により不純物がドープされたポリシリコン膜２２を堆積する。なお、この工程で、不純物がドープされていないポリシリコン膜を堆積することも可能であるが、その場合は、堆積後にポリシリコン膜に不純物イオンをイオン注入するか又は気相拡散によりポリシリコン膜に不純物イオンを導入することが好ましい。
【００２９】
次に、図６に示すように、ポリシリコン膜２２をＣＭＰ研磨又はエッチバックすることにより、サイドウォール１３の相互間且つゲート酸化膜６ｂ上にポリシリコン膜からなるゲート電極７ｂが形成される。このようにしてＳＯＩ構造の完全空乏型ＭＯＳトランジスタが形成される。すなわち、ゲート電極下の単結晶Ｓｉ層４を所定の深さまでエッチングすることにより、ゲート電極下の単結晶Ｓｉ層領域を１０ｎｍ程度と浅く形成することができ、その結果、ＳＯＩ構造の完全空乏型ＭＯＳトランジスタを形成できる。また、完全空乏型ＭＯＳトランジスタは、短チャンネル効果を十分に抑制できるなどの種々の特徴を有している。
次に、ゲート電極７ｂを含む全面上にシリコン酸化膜等からなる層間絶縁膜２３を堆積する。
【００３０】
次に、図７に示すように、層間絶縁膜２３及びシリコン酸化膜２１をエッチングすることにより、ソース／ドレイン領域のＮ型拡散層１６，１７それぞれの上に位置するコンタクトホール２３ａ，２３ｂが形成される。この後、コンタクトホール内及び層間絶縁膜上に配線層２５を形成する。
【００３１】
上記第１の実施の形態によれば、単結晶Ｓｉ層４の厚さを１５０ｎｍ程度と比較的に厚く形成しているが、図３に示す工程でシリコン酸化膜２１及びサイドウォール１３をマスクとして単結晶Ｓｉ層４を所定深さまでエッチングすることにより、ゲート電極下のチャンネル部の単結晶Ｓｉ層の厚さを薄くできるので、完全空乏型ＭＯＳトランジスタを形成することができる。このトランジスタでは、従来の半導体装置のように単結晶Ｓｉ層の厚さを薄くする必要がないので、プロセス制御が容易となる。つまり、単結晶Ｓｉ層の厚さを比較的厚く形成しているため、ソース／ドレイン領域の拡散層上でのシリサイド反応が進み過ぎても、単結晶Ｓｉ層４における拡散層１６，１７の部分が全てシリサイド化してしまうことがない。また、コンタクトホール２３ａ，２３ｂを形成するためのエッチングにおけるオーバーエッチング量が多すぎても、コンタクトホールが単結晶Ｓｉ層４を突き抜けて絶縁膜３まで到達してしまうこともない。従って、プロセス制御が容易であり完全空乏型トランジスタを容易に製造することができる。
【００３２】
図８〜図１２は、本発明の第２の実施の形態による半導体装置の製造方法を示す断面図である。
【００３３】
第１の実施の形態における図１乃至図３に示す工程を行った後、図８に示すように、シリコン酸化膜２１を含む全面上にＣＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸化膜を全面エッチングすることにより、サイドウォール１３及び低濃度拡散層１５の内側壁（即ち単結晶Ｓｉ層４に形成された凹部の内側壁）にはシリコン酸化膜からなるサイドウォール３３が形成される。
【００３４】
次に、図９に示すように、単結晶Ｓｉ層４の表面上に熱酸化法によりゲート酸化膜６ｂを形成する。
【００３５】
この後、図１０に示すように、シリコン酸化膜２１を含む全面上にＣＶＤ法により不純物がドープされたポリシリコン膜２２を堆積する。なお、この工程で、不純物がドープされていないポリシリコン膜を堆積することも可能であるが、その場合は、堆積後にポリシリコン膜に不純物イオンをイオン注入するか又は気相拡散によりポリシリコン膜に不純物イオンを導入することが好ましい。
【００３６】
次に、図１１に示すように、ポリシリコン膜２２をＣＭＰ研磨又はエッチバックすることにより、サイドウォール３３の相互間且つゲート酸化膜６ｂ上にポリシリコン膜からなるゲート電極７ｂが形成される。このようにしてＳＯＩ構造の完全空乏型ＭＯＳトランジスタが形成される。すなわち、ゲート電極下の単結晶Ｓｉ層４を所定の深さまでエッチングすることにより、ゲート電極下の単結晶Ｓｉ層領域を１０ｎｍ程度と浅く形成することができ、その結果、ＳＯＩ構造の完全空乏型ＭＯＳトランジスタを形成できる。また、完全空乏型ＭＯＳトランジスタは、短チャンネル効果を十分に抑制できるなどの種々の特徴を有している。
次に、ゲート電極７ｂを含む全面上にシリコン酸化膜等からなる層間絶縁膜２３を堆積する。
【００３７】
この後、図１２に示すように、層間絶縁膜２３及びシリコン酸化膜２１をエッチングすることにより、ソース／ドレイン領域のＮ型拡散層１６，１７それぞれの上に位置するコンタクトホール２３ａ，２３ｂが形成される。この後、コンタクトホール内及び層間絶縁膜上に配線層２５を形成する。
【００３８】
上記第２の実施の形態においても第１の実施の形態と同様の効果を得ることができる。すなわち、従来の半導体装置のように単結晶Ｓｉ層の厚さを薄くする必要がないので、プロセス制御が容易であり完全空乏型トランジスタを容易に製造することができる。
【００３９】
また、第２の実施の形態では、図８に示す工程でサイドウォール１３及び低濃度拡散層１５の内側壁に、Ｓｉより比誘電率の低いシリコン酸化膜からなるサイドウォール３３を形成し、サイドウォール３３の相互間且つゲート酸化膜６ｂ上にゲート電極７ｂを形成している。このため、第１の実施の形態に比べてゲート電極７ｂとドレイン拡散層１７との間の容量を低減することができる。従って、トランジスタの動作速度を向上することができる。
【００４０】
尚、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。例えば、シリコン酸化膜２１及びサイドウォール１３をマスクとして単結晶Ｓｉ層４をエッチングする際の具体的な条件については、単結晶Ｓｉ層４の厚さ等により種々適切なものを選択して実施することが可能である。
【００４１】
【発明の効果】
以上説明したように本発明によれば、第２絶縁膜をマスクとして、ダミーゲート電極及びダミーゲート絶縁膜をエッチングすると共に単結晶Ｓｉ層を所定深さまでエッチングすることにより、ゲート電極下のチャンネル部の単結晶Ｓｉ層の厚さを薄くしている。したがって、プロセス制御が容易であり完全空乏型トランジスタを容易に製造できる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の製造方法を示す断面図である。
【図２】本発明の第１の実施の形態による半導体装置の製造方法を示すものであり、図１の次の工程を示す断面図である。
【図３】本発明の第１の実施の形態による半導体装置の製造方法を示すものであり、図２の次の工程を示す断面図である。
【図４】本発明の第１の実施の形態による半導体装置の製造方法を示すものであり、図３の次の工程を示す断面図である。
【図５】本発明の第１の実施の形態による半導体装置の製造方法を示すものであり、図４の次の工程を示す断面図である。
【図６】本発明の第１の実施の形態による半導体装置の製造方法を示すものであり、図５の次の工程を示す断面図である。
【図７】本発明の第１の実施の形態による半導体装置の製造方法を示すものであり、図６の次の工程を示す断面図である。
【図８】本発明の第２の実施の形態による半導体装置の製造方法を示す断面図である。
【図９】本発明の第２の実施の形態による半導体装置の製造方法を示すものであり、図８の次の工程を示す断面図である。
【図１０】本発明の第２の実施の形態による半導体装置の製造方法を示すものであり、図９の次の工程を示す断面図である。
【図１１】本発明の第２の実施の形態による半導体装置の製造方法を示すものであり、図１０の次の工程を示す断面図である。
【図１２】本発明の第２の実施の形態による半導体装置の製造方法を示すものであり、図１１の次の工程を示す断面図である。
【図１３】従来のＳＯＩ構造の完全空乏型半導体装置を示す断面図である。
【符号の説明】
１，１０１ ＳＯＩ基板
２，１０２ 支持基板
３，１０３ 絶縁膜
４，１０４ 単結晶Ｓｉ層
５，１０５ 素子分離膜
６ａ ダミーゲート酸化膜
６ｂ，１０６ ゲート酸化膜
７ａ ダミーゲート電極
７ｂ，１０７ ゲート電極
８ 酸素注入層
９ 酸素イオン
１１ 埋込み型酸化絶縁層
１３，１１３ サイドウォール
１５，１１５ 低濃度のＮ型拡散層
１６，１１６ ソース拡散層
１７，１１７ ドレイン拡散層
２１ シリコン酸化膜
２２ ポリシリコン膜
２３ 層間絶縁膜
２３ａ，２３ｂ コンタクトホール
２５ 配線層
Claims (2)
- 支持基板、その上に形成された第１絶縁膜及びその上に形成された単結晶Ｓｉ層を有するＳＯＩ基板を準備する第１工程と、
単結晶Ｓｉ層の表面にダミーゲート絶縁膜を形成する第２工程と、
このダミーゲート絶縁膜上にダミーゲート電極を形成する第３工程と、
ダミーゲート電極をマスクとして単結晶Ｓｉ層に不純物イオンを注入する第４工程と、
単結晶Ｓｉ層にアニールを施すことにより、単結晶Ｓｉ層にソース／ドレイン領域の拡散層を形成する第５工程と、
ダミーゲート電極を含む全面上に第２絶縁膜を堆積し、第２絶縁膜をＣＭＰ研磨又はエッチバックすることにより、ダミーゲート電極の上面を露出させる第６工程と、
第２絶縁膜をマスクとして、ダミーゲート電極及びダミーゲート絶縁膜をエッチングすると共に単結晶Ｓｉ層を所定深さまでエッチングする第７工程と、
単結晶Ｓｉ層上にゲート絶縁膜を形成する第８工程と、
このゲート絶縁膜上にゲート電極を形成する第９工程と、
を具備することを特徴とする半導体装置の製造方法。 - 第７工程と第８工程の間に、第７工程により単結晶Ｓｉ層に形成された凹部の内側壁に、Ｓｉより比誘電率の低い絶縁膜からなるサイドウォールを形成する工程をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法。
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