JPH0982956A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
て、ゲート絶縁膜前処理のため素子分離絶縁膜が半導体
領域よりもエッチングされ低くなってしまうのを防ぎ、
半導体領域の角部分のしきい値が低下した寄生トランジ
スタの影響を低減する。 【解決手段】 半導体基板の素子分離領域にトレンチを
形成し、このトレンチで分離された素子領域にMISF
ETを設けた半導体装置において、トレンチの側面及び
底部にバッファ絶縁膜4を介して形成されたエッチング
ストッパ絶縁膜2と、トレンチ内に埋め込み形成された
素子分離用絶縁膜3とを具備し、絶縁膜2は半導体基板
1の上面より高い位置まで形成され、絶縁膜4の厚さは
MISFETのゲート絶縁膜の厚さ以下に設定されてい
る。
Description
た素子領域にMIS(金属/絶縁膜/半導体)構造のF
ET(電界効果トランジスタ)を設けた半導体装置及び
その製造方法に関する。
るため、従来のLOCOS分離に代わり、より狭い絶縁
体分離幅で高い電気的分離能力を有するトレンチ分離が
採用されている。ここで、単層の素子分離用絶縁膜を埋
め込んだだけの従来のトレンチ分離構造においては、M
ISFETを形成すると次のような問題点があった。
型MISFETを用いてこの問題点を説明する。(a)
は平面図で、(b)は(a)の矢視A−A’断面図、
(c)は(a)の矢視B−B’断面図である。図17
で、1は半導体基板、3は埋め込み素子分離用絶縁膜、
8はゲート電極、9はソース・ドレイン領域、12はゲ
ート絶縁膜を示す。
ゲート絶縁膜12を形成し、さらにゲート電極8を形成
する。ここで、素子分離用絶縁膜3を埋め込んだ後、半
導体基板1の表面を露出するために絶縁膜のエッチバッ
ク処理を行う必要があるが、このエッチバック処理の際
に素子分離用絶縁膜3がエッチングされ、図17(b)
のように半導体基板1の露出表面よりも素子分離用絶縁
膜3が低くなってしまう。そして、b部分では半導体領
域の角部分が露出し、角の部分のゲート電界が集中する
ため、a部分よりもトランジスタを形成した時のしきい
値が低下し、寄生トランジスタが形成されてしまう。
タに対するコンダクタンス比は、ゲート幅が小さくなる
と大きくなり異なるしきい値を与えるため、幾つかのゲ
ート幅のトランジスタを形成する集積回路では、寄生ト
ランジスタは回路設計上大きな問題となる。また、この
寄生トランジスタは、一般にゲート絶縁膜形成の前処理
に伴うエッチング量やトレンチ分離形状によって、半導
体領域と素子分離領域との形状が変化する。このため、
電気特性が変化しデバイスの再現性を悪化させる原因と
なる。
分離用絶縁膜を単層で形成するトレンチ分離構造では、
MISFET形成時のゲート絶縁膜前処理のため、素子
分離用絶縁膜が半導体領域よりもエッチングされ低くな
ってしまい、半導体領域の角部分が露出して、しきい値
が低下した寄生トランジスタが形成されるという問題が
あった。
もので、その目的とするところは、ゲート絶縁膜形成前
処理に伴う半導体領域の角部分の露出を未然に防止する
ことができ、寄生エッジトランジスタの影響を低減し、
再現性の向上をはかり得る半導体装置及びその製造方法
を提供することにある。
用絶縁膜を、ゲート絶縁膜形成前処理によってエッチン
グされにくい別の絶縁膜に代替することにある。さらに
本発明は、半導体領域に必ずしもエッチング防止用の絶
縁膜を接触させなくとも、ゲート絶縁膜形成時の絶縁膜
増分によって半導体基板エッジが露出しないようにし、
半導体領域とエッチング防止膜との間に界面特性が優れ
た膜を形成できることを特徴とする。
にトレンチを形成し、該トレンチで分離された素子領域
にMISFETを設けた半導体装置において、前記トレ
ンチの少なくとも側面に形成された第1の絶縁膜と、前
記トレンチ内に埋め込み形成された第2の絶縁膜とを具
備し、第1の絶縁膜は前記半導体基板の上面と等しい又
は前記半導体基板の上面より高い位置まで形成され、第
1の絶縁膜と前記半導体基板との距離は前記MISFE
Tのゲート絶縁膜の厚さ以下に設定されてなることを特
徴とする。
造方法において、半導体基板の素子分離領域にトレンチ
を形成する工程と、前記トレンチが形成された基板の表
面に沿って、前記MISFETのゲート絶縁膜よりも膜
厚の薄いバッファ絶縁膜を介してエッチング停止用絶縁
膜を形成する工程と、全面に素子分離用絶縁膜を堆積す
る工程と、前記基板表面が露出するまで各絶縁膜をエッ
チバックして前記トレンチ内に前記素子分離用絶縁膜を
埋め込むと共に、前記トレンチの少なくとも側面に前記
エッチング停止用絶縁膜を基板上面と同じ又は基板上面
より高い位置まで残す工程と、前記MISFETのゲー
ト絶縁膜を形成すると同時に、前記エッチング停止用絶
縁膜と基板との間に再度バッファ絶縁膜を形成する工程
と、前記MISFETのゲート電極を形成する工程とを
含むことを特徴とする。 (作用)本発明の構造では、エッチング防止用の第1の
絶縁膜と半導体基板との間の第3の絶縁膜がゲート絶縁
膜形成前処理によってエッチングされても、MISFE
Tのゲート絶縁膜形成時に新たな絶縁膜によって埋め戻
される。また、半導体基板のエッジは絶縁膜より高くな
ることなく、従ってゲート電極形成時にはエッジによる
寄生トランジスタの影響を低減できる。さらに、ゲート
絶縁膜形成前処理で第1の絶縁膜と半導体基板との間の
第3の絶縁膜のエッチング深さが変化しても、MISF
ETのゲート絶縁膜形成時に新たな絶縁膜によって埋め
戻されるため、前処理量が変化してもMISFETと素
子分離用絶縁膜間の形状が安定に形成できる。
め、ゲート幅が異なるトランジスタ間でも均一性の良い
しきい値及びサブスレッショルドスウィング係数を実現
できる。さらに、ゲートリソグラフィ時に絶縁膜エッチ
ングによる段差が小さいため、半導体表面とトレンチ部
分との段差も低減され、焦点深度が浅くても均一で良好
なゲート形状が形成できる。また、ゲート形成のエッチ
ング時にもゲート電極下地がより均一な高さで形成され
ているため、ゲート電極残渣が残りにくくなり、被覆率
が悪いゲート電極材でも均一な高さゲート形成できる。
このため、均一性の良い面抵抗を有するゲートが形成で
きる。
ト絶縁膜形成前処理エッチング量やトレンチ分離の形状
によらず、ゲート絶縁膜を形成する工程で半導体基板と
第1の絶縁膜との間に絶縁膜を形成でき、これによりエ
ッジ寄生トランジスタの影響を防ぐことができる。
の実施形態を説明する。 (実施形態1)図1は本発明の第1の実施形態に係わる
半導体装置の素子構造を説明するためのもので、(a)
は平面図、(b)は(a)の矢視A−A′断面図であ
る。本実施形態では、2つのMISFETを形成してい
るが、これらは図の配置で形成する必要は必ずしもな
く、単独に実施することができる。
形成され、このトレンチ内にはバッファ絶縁膜(第3の
絶縁膜)4及びエッチング防止用絶縁膜(第1の絶縁
膜)2を介して素子分離用絶縁膜(第2の絶縁膜)3が
埋込み形成されている。トレンチで囲まれた素子領域の
表面にはゲート絶縁膜12が形成され、さらにゲート絶
縁膜12及びトレンチ内の各絶縁膜上にはゲート電極8
が形成されている。そして、ゲート電極8の両側にソー
ス・ドレイン領域9が形成されてMISFETが構成さ
れている。
は、絶縁膜4又は絶縁膜2によって保護され、ゲート電
極8がゲート絶縁膜12を介して半導体基板1の側面に
接して配置されることがないように形成されている。
の半導体装置の製造工程を説明する。これらの図は図1
(b)の断面に対応する製造工程図である。まず、図2
(a)に示すように、例えばボロン濃度1017cm-3の
p型Si基板1に、パターニングとエッチングによって
素子分離用絶縁膜を形成する領域にトレンチを形成す
る。トレンチの深さは、例えば0.1〜1.0μmとす
る。トレンチ形成後、パンチスルーストッパとして、例
えばボロンを1012〜1014cm-2イオン注入してもよ
い。
基板1の表面を例えば5nm酸化してバッファ絶縁膜4
を形成した後、エッチングストッパとなる絶縁膜2、例
えばシリコン窒化膜を堆積する。この絶縁膜2の膜厚
は、例えば10〜200nmとの間とする。さらに、図
2(c)に示すように、素子分離用絶縁膜3を堆積して
その表面を平坦化する。絶縁膜3としては、例えば0.
3〜1μmの厚さのPSG膜を用いる。絶縁膜3として
は、例えば700℃〜1000℃程度のアニールを追加
して膜をメルトさせ膜厚を均一にしてもよい。
3を表面から全面エッチングし半導体基板1が表面に露
出するようにする。このとき、絶縁膜3に比べ絶縁膜4
又は2のエッチングの速度が遅いようにし、ポリッシン
グによって全面平滑化すれば、半導体基板1に絶縁膜3
を埋め込み形成するのは比較的容易にできる。勿論、全
面エッチングには、反応性イオンエッチングを用いても
良い。またこの際、全面エッチングで絶縁膜2が半導体
基板1の凸部表面に残るようにエッチングした後、絶縁
膜2を選択的にエッチングして取り除いてもよい。
半導体基板1の洗浄処理をする。このとき、図3(b)
に示すように、絶縁膜4がエッチングされ、半導体基板
1の上面よりも下になってもよい。この際、絶縁膜2と
しては洗浄処理によってエッチングされにくい膜を用
い、表面が半導体基板1の表面よりも下に形成されない
ようにする。
チングを行い、図3(c)に示すように、ゲート絶縁膜
12の形成を行う。ゲート膜12の形成には、例えば基
板1のSiの表面の酸化を用い、その厚さは5〜50n
mとする。このとき、絶縁膜2と半導体基板1との距離
をゲート絶縁膜厚さ以下に保つことにより、絶縁膜4に
形成されたエッチングによる膜減りをゲート絶縁膜12
で埋め戻すことができる。
ト電極8を全面堆積し、このゲート電極8に例えばPO
Cl3 拡散をして低抵抗化する。引き続き、ゲート加工
をリソグラフィとエッチングを行う。この後、ゲート側
壁を、例えば酸素雰囲気で5〜50nm酸化してもよ
い。
〜1016cm-2イオン注入することにより、n型のソー
ス・ドレイン領域9を形成することによって、前記図1
に示す構造が得られる。
下の3つの特長がある。 (1) エッチングストッパとしての絶縁膜2を全面形成
後、全面エッチングして半導体領域以外のトレンチ部に
のみ選択的にエッチングストッパ2を形成する。よっ
て、エッチングストッパ膜2をパターニングする必要が
なく、工程が簡単で合わせズレの問題もない。 (2) 酸素,水素,又は水蒸気などの酸化還元剤に対して
阻止能力がある膜をエッチングストッパ膜2に用いるこ
とにより、半導体基板1の側面及びトレンチ内部を覆う
ように膜2が形成されているため、ゲート絶縁膜形成以
後の酸化還元剤による半導体基板1の形状変化を防ぐこ
とができる。 (3) 半導体基板1が支持基板となっているため、絶縁体
上に形成された半導体領域のように正孔蓄積によるしき
い値シフトやしきい値悪化という基板フローティング効
果が生じず、基板バイアス印加を行うことができる。 (実施形態2)図4は、本発明の第2の実施形態に係わ
る半導体装置を示す素子構造断面図である。本実施形態
では、2つのMISFETを形成しているが、これらは
図の配置で形成する必要は必ずしもなく、単独に実施す
ることができる。なお、図1と同一部分には同一符号を
付して、その詳しい説明は省略する。
は同一であるが、エッチングストッパ膜2の形状及び形
成法が第1の実施形態と異なっている。本構造では、図
4で示すように、エッチングストッパ膜2を半導体基板
1の側壁にのみ残るようにする。これは、全面にエッチ
ングストッパ膜2を形成後、表面からほぼ垂直に膜2を
反応性イオンエッチングすることにより、トレンチ段差
が大きい側壁部分にのみエッチングストッパ膜2を残す
ことで実現できる。
縁膜3の全面エッチング、ゲート絶縁膜12形成前処理
エッチングを行い、ゲート絶縁膜12形成、ゲート電極
形成以降の工程を行う。これら工程は、第1の実施形態
と同様なので省略する。
グストッパ膜2を形成した構造では、第1の実施形態の
(1)(3)の特長が維持される。さらに、図4の本構造で
は、エッチングストッパ膜2が半導体基板1の側壁にの
み残るようにしているので、全面に膜2が形成された第
1の実施形態の場合よりも応力を小さくできる。また、
エッチングストッパ膜2と半導体基板1又は、エッチン
グストッパ膜2と絶縁膜3との温度変化による熱膨張係
数の差による歪も小さくできる。 (実施形態3)図5は、本発明の第3の実施形態に係わ
る半導体装置を示す素子構造断面図である。本実施形態
では、2つのMISFETを形成しているが、これらは
図の配置で形成する必要は必ずしもなく、単独に実施す
ることができる。なお、図12と同一部分には同一符号
を付して、その詳しい説明は省略する。
は同一であるが、エッチングストッパ膜2の形状及び形
成法が第2の実施形態と異なっている。本構造では、エ
ッチングストッパ膜2を例えば多結晶シリコンで形成
し、膜2をゲート形成時に酸化又は窒化し絶縁膜化する
ことによって、絶縁膜14を形成する。絶縁膜3は、膜
2及び絶縁膜4を介して半導体基板1に埋め込まれてい
る。さらに、膜2の上部には絶縁膜14が形成されてお
り素子分離用絶縁膜として機能している。
縁膜14又は絶縁膜4によって保護され、ゲート電極8
がゲート絶縁膜12を介して半導体基板1の側面に接し
て配置されることがないように形成されている。
板1の表面を、例えば10nm酸化し、絶縁膜4を形成
した後、エッチングストッパとなる絶縁膜2、例えば多
結晶シリコン膜を10〜200nm堆積する。さらに、
表面からほぼ垂直に膜2を反応性イオンエッチングする
ことにより、トレンチ段差が大きい側壁部分にのみエッ
チングストッパ膜2を残す。次いで、全面に絶縁膜3を
堆積する。絶縁膜3としては、例えば、0.3〜1μm
の厚さのPSG膜を用いる。絶縁膜3としては、例え
ば、700℃〜1000℃程度のN2 アニールを追加し
て膜をメルトさせ膜厚を均一にしてもよい。
表面から全面エッチングし、絶縁膜4又は半導体基板1
が表面に露出するようにする。このとき、絶縁膜3に比
べ絶縁膜4又は半導体基板1のエッチングの速度が遅い
ようにし、ポリッシングによって全面平滑化すれば、半
導体基板1に絶縁膜3を埋め込み形成するのは比較的容
易にできる。勿論、全面エッチングには、反応性イオン
エッチングを用いても良い。
半導体基板1の洗浄処理をする。この時、図6(b)の
ように、絶縁膜4がエッチングされ、半導体基板1より
も下になってもよい。この際、膜2は洗浄処理によって
エッチングされにくい膜を用い、表面が半導体基板1よ
りも下に形成されないようにする。
膜12の形成を行う。例えば、ゲート膜として、基板1
の半導体表面の酸化又は窒化を用い、厚さは5〜50n
mの間とする。このとき、膜2の上部も酸化又は窒化さ
れ絶縁膜14となる。ここで、絶縁膜2と半導体基板1
との距離を、ゲート絶縁膜厚さと膜3の絶縁膜化による
増分の和以下に保つことにより、絶縁膜4に形成された
膜減りを、ゲート絶縁膜12及び絶縁膜14で埋め戻す
ことができる。
う。これら工程は、第1の実施形態と同様なので省略す
る。本実施形態では、以下の3つの特長がある。 (1) エッチングストッパ膜2は、半導体領域以外のトレ
ンチ部にのみ選択的に形成される。よって、エッチング
ストッパ膜2をパターニングする必要がなく、工程が簡
単で原理的に合わせズレの問題もない。 (2) 半導体基板1が支持基板となっているため、絶縁体
上に形成された半導体領域のような、絶縁体上に形成さ
れた半導体領域のように正孔蓄積によるしきい値シフト
やしきい値悪化という基板フローティング効果が生じ
ず、基板バイアス印加を行うことができる。 (3) 絶縁膜14は膜2の酸化又は窒化によって得ている
ため、膜2の酸化又は窒化による膜厚増加分とゲート絶
縁膜12の和だけ、膜2と半導体基板1との間隔が離れ
ても、膜4の膜減り分を埋めることができる。このた
め、膜4の厚さをより大きく確保することができる。そ
こで、膜4よりも絶縁耐圧の劣る膜3を用いても、膜4
を厚くすることによって耐圧を維持できる。さらに、膜
3又は膜2が帯電しても、膜4を厚くすることによっ
て、半導体基板1に与える影響を小さくできる。 (4) 膜2が半導体基板1の側面だけに形成されているた
め、第2の実施形態の膜応力や熱膨張係数の差による歪
も第1の実施形態の場合と比較して低減できる。 (実施形態4)図7は、本発明の第4の実施形態に係わ
る半導体装置を示す素子構造断面図である。本実施形態
では、2つのMISFETを形成しているが、これら
は、図の配置で形成する必要は必ずしもなく、単独に実
施することができる。なお、図1と同一部分には同一符
号を付して、その詳しい説明は省略する。
り、半導体領域1が支持基板と分離されている。トラン
ジスタ領域は、p型半導体領域1上に作成され、基板1
の上部には、ゲート絶縁膜12を介してゲート電極8が
形成されている。ゲート電極8の両側には、第1の実施
形態と同様にn型領域9が形成され、平面型MOSトラ
ンジスタのソース及びドレインとなっている(図1
(a)を参照)。
介して絶縁膜3に埋め込まれており、絶縁膜3は素子分
離用絶縁膜として機能している。また、半導体領域1は
絶縁膜3を介して支持基板11上に形成されている。こ
こで、図7での半導体領域1の角は、絶縁膜4及び絶縁
膜2によって保護され、ゲート電極8がゲート絶縁膜1
2を介して半導体領域1の側面に接して配置されること
がないように形成されている。
板1の表面を、例えば5nm酸化して絶縁膜4を形成し
た後、エッチングストッパとなる絶縁膜2、例えばシリ
コン窒化膜を10〜200nm堆積するまでは第1の実
施形態と同じである。
8(a)に示すように、支持基板11に絶縁膜3側が対
向するよう張り付ける。絶縁膜3としては、例えば0.
1〜2μmの厚さのPSG膜を用いる。絶縁膜3を堆積
後に絶縁膜をリフローさせ平滑化するために、例えばN
2 雰囲気中アニールや水蒸気雰囲気中アニールを追加し
てもよい。さらに、張り付け後、張り付け強度を増すた
めに、例えばN2 雰囲気中のアニールや水蒸気雰囲気中
アニールを追加してもよい。
領域1を表面から全面エッチングし、絶縁膜4又は2が
表面に露出するようにする。このとき、半導体領域1に
比べ絶縁膜4又は2のエッチングの速度が遅いように
し、ポリッシングによって全面平滑化すれば、半導体領
域1を絶縁膜3に埋め込み形成するのは比較的容易にで
きる。勿論、全面エッチングには、ポリッシングではな
くイオンエッチングを用いても良い。
半導体領域1の洗浄処理をする。このとき、図8(b)
のように、絶縁膜4がエッチングされ、半導体領域1よ
りも下になってもよい。この際、絶縁膜2は洗浄処理に
よってエッチングされにくい膜を用い、絶縁膜2の上面
が半導体領域1よりも下に形成されないようにする。
絶縁膜12の形成を行う。例えばゲート膜として、基板
1のSiの表面の酸化を用い、厚さは5〜50nmとす
る。このとき、第2の絶縁膜2と半導体領域1との距離
をゲート絶縁膜厚さ以下に保つことにより、絶縁膜4に
形成されたエッチングによる膜減りをゲート絶縁膜で埋
め戻すことができる。
ート電極8を全面堆積し、このゲート電極に、例えばP
OCl3 拡散をして低抵抗化する。引き続き、ゲート加
工をリソグラフィとエッチングを行う。この後、ゲート
側壁を、例えば酸素雰囲気で5〜50nm酸化してもよ
い。
〜1016cm-2イオン注入することにより、n型のソー
ス・ドレイン領域9を形成することによって、前記図7
に示す構造が得られる。
に示すように、トレンチを直角に形成せず、テーパ状に
形成してもよい。勿論、図9(a)と逆のテーパを形成
してもよい。さらに、別の変形例としては、図9(b)
に示すように、絶縁膜4を形成せず、半導体領域1に直
接絶縁膜2を形成してもよい。
域1が絶縁膜2よりも低くなっても、半導体領域1の角
がゲート電極8で囲まれない形状となり、エッジ寄生ト
ランジスタの影響を防ぐことができる。この形状は、図
8(a)のように、半導体領域1を表面から全面エッチ
ングし絶縁膜4又は2が表面に露出するようにした後、
さらに、半導体領域1のエッチングを進めることによっ
て形成される。
る。 (1) エッチングストッパ膜2を全面形成後、表裏反転し
てトランジスタを形成しているため、半導体領域1以外
のトレンチ部にのみ選択的にエッチングストッパ膜2が
形成される。よって、エッチングストッパ膜2をパター
ニングする必要がなく、工程が簡単で原理的に合わせズ
レの問題もない。 (2) 素子分離用絶縁膜3に被覆性が良い堆積膜を用いる
ことにより、素子分離用絶縁膜3が膜2に沿って均一性
良く形成され、上面から素子分離用絶縁膜が埋め込み形
成された場合に問題となる“す”が素子分離用絶縁膜3
と絶縁膜2との界面近傍に生じない。よって、ゲート絶
縁膜形成以後のエッチングや熱工程でも良好な形状を保
つことができる。 (3) 酸素,水素,又は水蒸気などの酸化還元剤に対して
阻止能力がある膜をエッチングストッパ膜2として用い
ることにより、半導体領域1の側面全体と絶縁膜3の上
面を覆うように膜2が形成されているため、ゲート絶縁
膜形成以後の酸化還元剤による半導体領域1及び素子分
離用絶縁膜3の形状変化を防ぐことができる。 (実施形態5)図10は、本発明の第5の実施形態に係
わる半導体装置を示す素子構造の断面図である。実施形
態では、2つのMISFETを形成しているが、これら
は、図の配置で形成する必要は必ずしもなく、単独に実
施することができる。なお、図1と同一部分には、同一
符号をつけて詳しい説明は省略する。
は同一であるが、エッチングストッパ膜2の形状及び形
成法が第4の実施形態と異なっている。本構造では、ま
ず図11(a)に示すように、エッチングストッパ膜2
を半導体領域1の側壁にのみ残るようにする。これは、
全面にエッチングストッパ膜2を形成後、表面からほぼ
垂直に膜2を反応性イオンエッチングすることにより、
トレンチ段差が大きい側壁部分にのみエッチングストッ
パ膜2を残すことができる。さらに、絶縁膜3を堆積し
た後、図11(b)に示すように、支持基板に絶縁膜3
側が対向するよう張り付けする。さらに、半導体領域1
の全面エッチング、ゲート絶縁膜12形成前処理エッチ
ングを行い、ゲート絶縁膜12形成を行う。これら工程
は、第4の実施形態と同様なので省略する。
が半導体領域1の側壁にのみ残るようにしているので、
全面に膜2が形成された第4の実施形態の場合よりも応
力を小さくできる。また、エッチングストッパ膜2と半
導体領域1又は、エッチングストッパ膜2と絶縁膜3と
の温度変化による熱膨張係数の差による歪も小さくでき
る。勿論、第4の実施形態の (1)及び(2) の特長は維持
される。
2の断面図に示すように、側壁のみにエッチングストッ
パ膜2を残すのではなく、半導体領域1に挟まれた素子
分離領域に部分的に残す方法が挙げられる。図12の構
造は、膜2を全面堆積後、絶縁膜3’を全面堆積し、絶
縁膜3’及び膜2を例えばエッチング又はポリッシング
によって、絶縁膜3’及び膜2が半導体領域1上に残ら
ないよう加工することで得られる。この後、絶縁膜3を
堆積後は、第4の実施形態の工程と同じなので省略す
る。
(1)(2)(3)の特長が保たれる。また、半導体領域1の下
には膜2が形成されていないため、本実施形態の膜応力
や熱膨張係数の差による歪も第4の実施形態の場合と比
較して低減できる。 (実施形態6)図13は、本発明の第6の実施形態に係
わる半導体装置を示す素子構造断面図である。本実施形
態では、2つのMISFETを形成しているが、これら
は図の配置で形成する必要は必ずしもなく、単独に実施
することができる。なお、図1と同一部分には同一符号
を付して、その詳しい説明は省略する。
は同一であるが、半導体領域1が絶縁膜3及び絶縁膜
3’内に埋め込み形成されていることと形成法が第3の
実施形態と異なっている。本構造でも、図13のよう
に、半導体領域1の角は絶縁膜14又は絶縁膜4によっ
て保護され、ゲート電極8がゲート絶縁膜12を介して
半導体1の側面に接して配置されることがないように形
成されている。
域1表面を、例えば5nm酸化して絶縁膜4を形成した
後、エッチングストッパとなる絶縁膜2、例えば多結晶
シリコン膜を0.1μm堆積する。次いで、全面に絶縁
膜3’を堆積する。絶縁膜3’としては、例えば0.3
〜1μmの厚さのPSG膜を用いる。絶縁膜3として
は、例えば700℃〜1000℃程度のアニールを追加
して膜をメルトさせ膜厚を均一にしてもよい。さらに、
膜2及び3’をエッチングによって半導体領域1上に形
成された膜2が素子分離領域毎に分離され、半導体領域
1が露出するまでエッチングする。このとき、半導体領
域1に比べ膜3’又は2のエッチングの速度が速いよう
にすれば、半導体領域1を絶縁膜3に埋め込み形成する
のは比較的容易にできる。この際、膜4もエッチングし
てもよい。
11に絶縁膜3側が対向するよう張り付ける。絶縁膜3
としては、例えば0.3〜1μmの厚さのPSG膜を用
いる。張り付け後、張り付け強度を増すために、例えば
N2 雰囲気中アニールを追加してもよい。
チングし、絶縁膜4又は2が表面に露出するようにす
る。このとき、半導体領域1に比べ絶縁膜4又は2のエ
ッチングの速度が遅いようにし、ポリッシングによって
全面平滑化すれば、図13のように半導体領域1を絶縁
膜3に埋め込み形成するのは比較的容易にできる。勿
論、全面エッチングには、反応性イオンエッチングを用
いても良い。
半導体領域1の洗浄処理をする。このとき、図14
(a)のように、絶縁膜4がエッチングされ、半導体領
域1よりも下になってもよい。この際、膜2は洗浄処理
でエッチングされにくい膜を用い、表面が半導体領域1
よりも下に形成されないようにする。
縁膜12の形成を行う。例えば、ゲート膜として、基板
1の半導体表面の酸化又は窒化を用い、厚さは5〜50
nmとする。このとき、上部から膜2が酸化又は窒化さ
れ絶縁膜14となるようにする。ここで、絶縁膜2と半
導体領域1との距離を、ゲート絶縁膜厚さと膜3の絶縁
膜化による増分の和以下に保つことにより、絶縁膜4に
形成された膜減りをゲート絶縁膜12及び絶縁膜14で
埋め戻すことができる。
行う。これら工程は、第1の実施形態と同様なので省略
する。本実施形態では、第3の実施形態の(1)(3)の特長
の他に以下の特長がある。即ち、素子分離用絶縁膜3’
に被覆性が良い堆積膜を用いることにより、図13のよ
うに、素子分離用絶縁膜3が膜2に沿って均一性良く形
成され、上面から埋め込み形成された場合に問題となる
鬆が素子分離用絶縁膜3と絶縁膜2との界面近傍に生じ
ない。よって、ゲート絶縁膜形成以後のエッチングや熱
工程でも良好な形状を保つことができる。
ッチングの残り厚さを、絶縁膜14へ変換可能、つまり
酸化若しくは酸化可能な深さよりも等しいか、小さくす
る図14(c)のような実施形態も挙げられる。この場
合、図14(d)のようにゲート絶縁膜12を形成する
場合に、全て膜2が絶縁膜14となり残らないため、絶
縁膜14に電気伝導度が膜2よりも小さい膜を用いれ
ば、より素子分離特性を向上させることができる。 (実施形態7)図15は、本発明の第7の実施形態に係
わる半導体装置を示す素子構造断面図である。本実施形
態では、2つのMISFETを形成しているが、これら
は図の配置で形成する必要は必ずしもなく、単独に実施
することができる。なお、図1と同一部分には同一符号
を付して、その詳しい説明は省略する。
は同一であるが、半導体領域1が絶縁膜3及び絶縁膜
3’内に埋め込み形成されていることと形成法が第3の
実施形態と異なっている。
半導体領域1の側面のみに形成し、素子分離用絶縁膜3
の上面に絶縁膜14を形成しない。これは、膜2を堆積
後、表面からほぼ垂直に膜2を反応性イオンエッチング
することにより、トレンチ段差が大きい側壁部分にのみ
エッチングストッパ膜2を残す。この後、全面に絶縁膜
3を堆積する。絶縁膜3としては、例えば0.3〜1μ
mの厚さのPSG膜を用いる。この後、例えば700℃
〜1000℃程度のアニールを追加して膜をメルトさせ
膜厚を均一にしてもよい。この後、支持基板11に絶縁
膜3側が対向するよう張り付け、その後の工程は第6の
実施形態で説明した工程と同じなので省略する。
の特長の他に以下の特長がある。 (1) 本実施形態では、エッチングストッパ膜2が半導体
領域1の側壁にのみ残るようにしているので、全面に膜
2が形成された第3の実施形態及び第4の実施形態の場
合よりも応力を小さくできる。また、エッチングストッ
パ膜2と半導体領域1又は、エッチングストッパ膜2と
絶縁膜3との温度変化による熱膨張係数の差による歪も
小さくできる。 (2) 素子分離用絶縁膜3に被覆性が良い堆積膜を用いる
ことにより、上面から埋め込み形成された場合に問題と
なる“す”が素子分離用絶縁膜3とゲート電極8との界
面近傍に生じない。よって、ゲート絶縁膜形成以後のエ
ッチングや熱工程でも良好な形状を保つことができる。
されるものではない。実施形態では、半導体領域1に素
子分離用のトレンチをエッチングによって形成したが、
LOCOS法で選択的に素子分離領域を酸化し、LOC
OSマスク材を剥離後、例えばフッ化アンモニウムなど
のエッチング液によってLOCOS酸化膜を選択的に取
り去り、トレンチを形成しても良い。勿論、トレンチ形
成半導体エッチングとLOCOS法を組み合わせても良
い。
熱酸化による酸化膜形成法を示し、素子分離用絶縁膜
3、3’の形成法としてPSGを堆積する方法を示した
が、例えば、30keV程度の低加速エネルギーで酸素
又は窒素を注入し酸化膜を形成してもよいし、絶縁膜を
堆積する方法で形成してもよいし、これらを組み合わせ
てもよい。また、絶縁膜4の厚さとして5nmを例とし
て示したが、ゲート絶縁膜12の膜厚以下であればよ
く、例えば5〜50nmの厚さとする。
身は、シリコンをシリコン酸化膜やシリコン窒化膜に変
換するこれら以外の方法、例えば酸素イオンや窒素イオ
ンを堆積したシリコンに注入する方法や、堆積したシリ
コンを酸化する方法を用いてもかまわない。シリコン酸
化膜としては、PSG,BPSGなどのシリケイドガラ
ス、又はいわゆるTEOSなどの堆積酸化膜を用いるこ
ともできる。また、勿論、この絶縁膜にシリコン窒化
膜、又は例えばチタン酸バリウム,チタン酸鉛,ストロ
ンチウムビスマスタンタルオキサイドなどの強誘電体膜
や、チタン酸バリウムやタンタル酸化膜などの常誘電体
膜、GaAs基板に対するAlGaAs混晶の単層膜又
はそれらの複合膜を用いることもできる。
基板1を酸化又は窒化することにより酸化膜又は窒化膜
を形成する方法を示したが、堆積膜を用いてもよいし、
これらを組み合わせた複合膜でもよい。ここで、堆積膜
を用いた場合には、図16(a)のようにゲート絶縁膜
形成前のエッチングでできた膜4の膜べりが、堆積膜で
埋め戻される。この際、表面被覆性が良い堆積膜では、
その膜厚の2倍以内の幅のトレンチを完全に埋め込むこ
とができる。このため、図16(b)で、半導体領域1
と膜2と間隔yをゲート堆積膜12厚さxの2倍以下に
保てば、半導体領域1の角が露出せず本発明の構造が形
成される。
結晶シリコン基板を想定したが、多結晶シリコン、ポー
ラスシリコン、アモルファスシリコン、SiGe混晶、
SiC混晶、GaAs、InPを用いても良い。勿論n
型半導体を用いてもよく、n型MISFETの替わりに
p型MISFETを形成してもよい。
素によるn型領域形成を示したが、ドーパントとしてア
ンチモンを用いても良いし、イオン注入ではなく、例え
ばBPSG,PSGなどを用いた固相拡散や気相拡散に
よって形成してもよい。また、ボロンによってp型領域
をn型基板に形成してもよい。さらに、半導体領域1と
してGaAsを用いる場合には、ソースドレインのドー
パントとして、n型領域形成には、Ge,Si,Sn、
p型領域形成にはZn,Beを固相拡散やイオン打ち込
みによって形成してもよい。
aAs基板,InP基板,シリコン酸化膜基板,酸化ア
ルミ基板,ダイヤモンド基板,SiC基板,又はこれら
の複合膜で形成された基板を用いても良い。
グストッパ膜2としては、堆積シリコン窒化膜を例とし
て示したが、例えばシリコンを堆積し、熱窒化若しくは
窒素イオン注入によってシリコン窒化膜に変換してもよ
い。また、シリコン窒化膜ではなく、例えばチタン酸バ
リウム,チタン酸鉛,ストロンチウムビスマスタンタル
オキサイドなどの強誘電体膜や、チタン酸バリウムやタ
ンタル酸化膜などの常誘電体膜の単層膜又はそれらの複
合膜を用いることもできる。
膜2としては、多結晶シリコン膜を例として示したが、
単結晶シリコン,ポーラスシリコン,アモルファスシリ
コン,SiGe混晶,SiC混晶,W,Ta,Ti,又
はAlのように酸化や窒化によって絶縁体化する膜を用
いてもよいし、これらの複合膜を用いてもよい。
を拡散した多結晶シリコンを示したが、ヒ素をイオン注
入したシリコン膜を用いても良いし、燐やヒ素をPS
G,AsSGにより固相拡散してもよいし、膜形成時に
同時に燐又はヒ素又はボロンをドープした、いわゆるド
ープドシリコン膜を用いても良い。また、多結晶シリコ
ン以外に、例えば単結晶シリコン,ポーラスシリコン,
アモルファスシリコン,W,Ta、Ti,Hf,Co,
Pt,Pd,Al,Cu等の金属或いはそのシリサイド
を用いることもできる。また、これらの積層構造にして
もよい。
した基板(SOI基板等;実施形態4〜7に相当)にお
いて、メサ型素子分離に対して本発明を適用することも
可能である。即ち、素子を形成する半導体膜を島状に絶
縁基板上にエッチング等により残置し、前記半導体膜の
側壁にSiN膜等の絶縁膜を形成し、この絶縁膜と島状
の半導体層との間の距離を前記半導体膜に形成するMI
SFETのゲート絶縁膜の厚さ以下とすることができ、
これにより前記実施形態と同様の効果を得ることが可能
である。その他、本発明の要旨を逸脱しない範囲で、様
々に変形して実施することができる。
レンチ分離において半導体領域の近傍の素子分離用絶縁
膜を、ゲート絶縁膜形成前処理によってエッチングされ
にくい別の絶縁膜に代替することにより、ゲート絶縁膜
形成前処理に伴う半導体領域の角部分の露出を未然に防
止することができ、寄生エッジトランジスタの影響を低
減し、再現性の向上をはかり得る半導体装置及びその製
造方法を実現することが可能となる。
を示す平面図と断面図。
を示す断面図。
を示す断面図。
構造断面図。
構造断面図。
断面図。
構造断面図。
断面図。
子構造断面図。
す断面図。
子構造断面図。
す断面図。
子構造断面図。
断面図。
Claims (5)
- 【請求項1】半導体基板の素子分離領域にトレンチを形
成し、該トレンチで分離された素子領域にMISFET
を設けた半導体装置において、 前記トレンチの少なくとも側面に形成された第1の絶縁
膜と、前記トレンチ内に埋め込み形成された第2の絶縁
膜とを具備し、 第1の絶縁膜は前記半導体基板の上面と等しい又は前記
半導体基板の上面より高い位置まで形成され、第1の絶
縁膜と前記半導体基板との距離は前記MISFETのゲ
ート絶縁膜の厚さ以下に設定されてなることを特徴とす
る半導体装置。 - 【請求項2】第1の絶縁膜はエッチングストッパとして
機能するシリコン窒化膜からなり、第2の絶縁膜は素子
分離のためのシリコン酸化膜からなることを特徴とする
請求項1記載の半導体装置。 - 【請求項3】第1の絶縁膜とトレンチ側面との間に第3
の絶縁膜が形成され、この第3の絶縁膜の厚さを前記M
ISFETのゲート絶縁膜の厚さ以下に設定してなるこ
とを特徴とする請求項1記載の半導体装置。 - 【請求項4】支持基板上に選択的に形成された半導体層
にMISFETを設けた半導体装置において、 前記半導体層の少なくとも側面に該層の上面と等しい又
は該層の上面より高い位置まで絶縁膜が形成され、かつ
この絶縁膜と前記半導体層との距離は前記MISFET
のゲート絶縁膜の厚さ以下に設定されてなることを特徴
とする半導体装置。 - 【請求項5】半導体基板の素子分離領域にトレンチを有
し、該トレンチで分離された素子領域にMISFETを
設けた半導体装置の製造方法において、 半導体基板の素子分離領域にトレンチを形成する工程
と、 前記トレンチが形成された基板の表面に沿って、前記M
ISFETのゲート絶縁膜よりも膜厚の薄いバッファ絶
縁膜を介してエッチング防止用絶縁膜を形成する工程
と、 全面に素子分離用絶縁膜を堆積する工程と、 前記基板表面が露出するまで各絶縁膜をエッチバックし
て前記トレンチ内に前記素子分離用絶縁膜を埋め込むと
共に、前記トレンチの少なくとも側面に前記エッチング
防止用絶縁膜を基板上面と同じ又は基板上面より高い位
置まで残す工程と、 前記MISFETのゲート絶縁膜を形成すると同時に、
前記エッチング防止用絶縁膜と基板との間に再度バッフ
ァ絶縁膜を形成する工程と、 前記MISFETのゲート電極を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
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