JP2021153163A - 半導体装置の製造方法、および半導体装置 - Google Patents

Abstract

【課題】簡易な構成で電圧−電流特性におけるハンプの発生が抑制される半導体装置の製造方法、および半導体装置を提供すること。【解決手段】半導体基板の素子の形成が予定される素子領域に隣接させて溝を形成する工程と、溝を埋めかつ素子領域の上部における膜厚が予め定められた膜厚となるように絶縁膜を形成する工程と、絶縁膜上にマスク材を形成する工程と、素子領域に対応する領域のマスク材上にレジストを形成し、レジストをマスクとして溝の上部に絶縁膜の一部を残留させつつ、素子領域以外の領域の絶縁膜の一部およびマスク材の全部を除去する工程と、素子領域上に残留するマスク材の端部からマスク材の内部に向かって予め定められた範囲の絶縁膜の膜厚を厚くして厚膜部を形成する熱酸化処理を行う工程と、を含む。【選択図】図３

Description

本発明は、半導体装置の製造方法、および半導体装置に関する。

半導体装置の一分野として、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の分野がある。ＭＯＳＦＥＴを半導体装置に集積化する場合において重要となる技術のひとつに、各ＭＯＳＦＥＴ等の素子間の分離を確実に行うための素子分離技術がある。昨今では、この素子分離技術の主流は、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）分離からトレンチアイソレーション（溝素子分離）に移行してきている。トレンチアイソレーションにおいて、微細ＭＯＳ素子に対応可能な溝の浅い素子分離形態は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）とも称され、素子形成領域以外の半導体基板に溝（トレンチ）を形成し、溝内部を絶縁物、例えば酸化シリコン膜などで充填し、素子間分離を実現する。ＬＯＣＯＳと比較して、ＳＴＩでは半導体基板の深さ方向に分離構造を延伸させることができるので、分離構造を縮小することが可能となり、その結果半導体装置の高集積化に貢献している。

ここで、ＳＴＩを用いてＭＯＳＦＥＴの分離を行う場合の問題点のひとつとして、寄生トランジスタの問題がある。図７を参照して、この寄生トランジスタの問題について説明する。図７（ａ）は、従来技術に係るＭＯＳＦＥＴ（Ｎ型）としての半導体装置３０を示している。図７（ａ）に示すように、半導体装置３０は、半導体基板１１、Ｐ型不純物領域１２、ゲート酸化膜３１、ゲート電極１５、およびＳＴＩ部１３を含んで構成されている。ＳＴＩ部１３は、トレンチ１６の内部に例えば酸化膜等が充填されて構成されている。ゲート電極１５の下部で、２つのＳＴＩ部１３で挟まれた領域がチャネル領域（図示省略、以下「素子領域」という場合がある）となっている。なお、図７（ａ）はゲート幅方向の断面図なので、ソース領域、ドレイン領域は見えていない。

図７（ａ）に示す領域Ｐ２は、上記寄生トランジスタが形成される領域を示している。
すなわち、寄生トランジスタは、素子領域とＳＴＩ部１３の境界部を中心とした一定の範囲内において形成される。これは、半導体装置３０の製造工程において、図７（ｃ）に示すように、ＳＴＩ部１３とゲート電極１５下の素子領域との境界近傍のゲート酸化膜３１の厚さが他の領域の厚さに対して薄くなることに起因している。この薄いゲート酸化膜３１は、半導体装置３０の製造工程において、領域Ｐ２に凹部Ｄ（図２（ｅ）参照）が発生することにより形成される。この凹部Ｄの発生は、半導体基板に対してＳＴＩ部を形成するためのエッチングした際 、ＳＴＩ部端部の断面形状が半導体基板の表面に対してほぼ垂直になってコーナー部を形成し、後続工程の半導体基板表面の熱酸化時にこのコーナー部の酸化膜厚が平面部に比べて薄膜化してしまうことに起因している。ＭＯＳＦＥＴのゲート電極は、ゲート幅方向でこのＳＴＩ部端部と交差する。

そして、寄生トランジスタのゲート酸化膜３１が本来の半導体装置３０のゲート酸化膜３１よりも薄いことに起因して、寄生トランジスタの閾値電圧は本来の半導体装置３０の閾値電圧よりも低くなる。その結果、寄生トランジスタが形成されると、半導体装置３０の特性が設計値とは異なる特性となってしまうという問題がある。また、寄生トランジスタが形成されるとアナログ回路の精度が劣化し、さらにはＭＯＳＦＥＴのモデリングが複雑になるという問題もある。

図７（ｂ）は、寄生トランジスタが形成されている半導体装置３０のゲート電圧に対するドレイン電流の特性（以下、「ドレイン電流特性」という場合がある）Ｔｒａを示している。図７（ｂ）に示すように、寄生トランジスタが形成されると、ＭＯＳＦＥＴのドレイン電流特性にハンプ（こぶ）ＨＰが発生する。これは、半導体装置３０が、本来目標とするドレイン電流特性Ｔｒｏ以外に、寄生トランジスタのドレイン電流特性Ｔｒｐ１を内包しており、しかも寄生トランジスタの閾値が本来の半導体装置３０の閾値電圧よりも低いからである。すなわち、ドレイン電流特性Ｔｒａは、ドレイン電流特性Ｔｒｏとドレイン電流特性Ｔｒｐ１の合成（和）特性となるのでハンプＨＰが発生する。このハンプＨＰの発生は、上述したように半導体装置３０の閾値電圧のばらつき等の原因となる。

上記の寄生トランジスタの問題に対するひとつの解決策を開示した文献として、例えば特許文献１が知られている。特許文献１に係る半導体装置の製造方法では、ＳＴＩ部と素子領域の境界近傍の段差に選択的に多結晶シリコン膜を埋設してこれを熱酸化し、境界近傍のゲート酸化膜の厚さを素子領域におけるゲート酸化膜の厚さよりも厚くしている。特許文献１では、本構成により寄生トランジスタをなくすことができるとしている。

特開２００４−２８１５０４号公報

しかしながら、特許文献１に係る半導体装置の製造方法では、多結晶シリコンのような他の材料を埋設した上で熱処理を行っているので工程数が増え、必要以上にゲート酸化膜が厚くなる可能性がある等熱処理の制御等においても改善の余地があった。

本発明は、上記の事情を踏まえ、簡易な構成で電圧−電流特性におけるハンプの発生が抑制される半導体装置の製造方法、および半導体装置を提供することを目的とする。

上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板の素子の形成が予定される素子領域に隣接させて溝を形成する工程と、前記溝を埋めかつ前記素子領域の上部における膜厚が予め定められた膜厚となるように絶縁膜を形成する工程と、前記絶縁膜上にマスク材を形成する工程と、前記素子領域に対応する領域の前記マスク材上にレジストを形成し、前記レジストをマスクとして前記溝の上部に前記絶縁膜の一部を残留させつつ、前記素子領域以外の領域の前記絶縁膜の一部および前記マスク材の全部を除去する工程と、前記素子領域上に残留する前記マスク材の端部から前記マスク材の内部に向かって予め定められた範囲の前記絶縁膜の膜厚を厚くして厚膜部を形成する熱酸化処理を行う工程と、を含むものである。

上記課題を解決するため、本発明の他の形態に係る半導体装置の製造方法は、溝を含む構造によって素子を分離する分離領域以外の半導体基板の領域にマスク材を形成する工程と、前記マスク材をマスクとして前記半導体基板を酸化し、前記半導体基板の表面から前記マスク材の下部の所定の領域まで至る酸化膜を形成する工程と、前記マスク材をマスクとして前記半導体基板の表面に露出する前記酸化膜をエッチング除去するとともに前記マスク材の端部から前記所定の領域にかけて前記酸化膜を残留させる工程と、前記マスク材をマスクとして前記酸化膜が除去された領域をエッチングして前記溝を形成する工程と、を含むものである。

上記課題を解決するため、本発明に係る半導体装置は、溝によって素子領域を分離する素子分離領域を有る半導体基板と、前記半導体基板の素子領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、平面視で前記ゲート電極の両側に隣接して形成されたソース領域およびドレイン領域と、を含み、前記ゲート絶縁膜が、前記素子領域と前記素子分離領域との境界近傍から前記素子領域に向かって形成されるとともに、前記ゲート電極の下部に配置されたバーズビークを有するものである。

本発明によれば、簡易な構成で電圧−電流特性におけるハンプの発生が抑制される半導体装置の製造方法、および半導体装置を提供することが可能となる、という効果を奏する。

第１の実施の形態に係る半導体装置の、（ａ）は構成の一例を示す断面図、（ｂ）はドレイン電流特性を示す図である。 （ａ）から（ｆ）は、第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図の一部である。 （ａ）から（ｆ）は、第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図の一部である。 （ａ）から（ｆ）は、第２の実施の形態に係る半導体装置の製造方法の一例を示す断面図の一部である。 （ａ）から（ｆ）は、第２の実施の形態に係る半導体装置の製造方法の一例を示す断面図の一部である。 （ａ）は第２の実施の形態に係る半導体装置のＳＴＩ部端部近傍の拡大図であり、（ｂ）は従来技術に係る半導体装置のＳＴＩ部端部近傍の拡大図である。 従来技術に係る半導体装置の、（ａ）は構成を示す断面図、（ｂ）はドレイン電流特性を示す図、（ｃ）は寄生トランジスタの形成について説明するための断面図である。

以下、図１から図６を参照し、本発明の実施の形態について詳細に説明する。以下の説明では、本発明に係る半導体装置をＭＯＳＦＥＴに適用した形態を例示して説明する。

［第１の実施の形態］
図１（ａ）は、本実施の形態に係る半導体装置１０の断面図を示している。図１（ａ）に示すように、半導体装置１０は、半導体基板１１、Ｐ型不純物領域１２、ゲート酸化（絶縁）膜１４、ゲート電極１５、およびＳＴＩ部１３を含んで構成されている。ＳＴＩ部１３は、トレンチ１６の内部に例えば酸化膜等が充填されて構成されている。ゲート電極１５の下部で、２つのＳＴＩ部１３で挟まれた領域が素子領域（図示省略）となっている。なお、図１（ａ）はゲート幅方向の断面図なので、ソース領域、ドレイン領域は見えていない。また、本実施の形態ではＮ型ＭＯＳＦＥＴを例示して説明するが、本発明はＰ型ＭＯＳＦＥＴに対しても同様に適用可能である。

図１（ａ）に示す符号Ｐ１で示された円内の領域は、寄生トランジスタの発生に対して対策を施した領域を示している。領域Ｐ１は、素子領域とＳＴＩ部１３の境界を中心とする一定の範囲の領域である。図１（ａ）に示すように、本実施の形態に係る半導体装置１０では、領域Ｐ１におけるゲート酸化膜１４の厚さが、領域Ｐ１以外の素子領域におけるゲート酸化膜１４より厚くなっている（厚膜部が形成されている）。半導体装置１０においても寄生トランジスタは形成されるが、領域Ｐ１ではゲート酸化膜１４の厚さが厚くなっていることにより、該寄生トランジスタの閾値電圧は半導体装置１０の本来の閾値電圧より高い閾値電圧となっている。

図１（ｂ）は、半導体装置１０のドレイン電流特性を示している。図１（ｂ）に示すように、半導体装置１０のドレイン電流特性Ｔｒｏは半導体装置１０の目標特性となっている。これは、寄生トランジスタの閾値電圧が高くなっていることにより、該寄生トランジスタのドレイン電流特性Ｔｒｐ２が、図７（ｂ）に示す半導体装置３０の寄生トランジスタのドレイン電流特性Ｔｒｐ１よりゲート電圧が高くなる方向（紙面右方向）にシフトしていることによる。このことにより、寄生トランジスタが所望の半導体装置１０よりも低いゲート電圧でオンすることが回避され、半導体装置１０は本来のドレイン電流特性を示す。

次に、図２および図３を参照して、本実施の形態に係る半導体装置１０の製造方法について説明する。以下の説明では、一例として予めＰ型不純物領域５６が形成されたＰ型のシリコン（Ｓｉ）による半導体基板５１を用いた形態を例示して説明する。なお、半導体装置１０の製造は、複数の半導体装置１０を一括して製造する半導体ウエハの状態で行われるが、以下の説明では、１つの半導体装置１０に着目して図示している。

まず、シリコン酸化膜（ＳｉＯ_２）５３上にシリコン窒化膜（Ｓｉ_３Ｎ_４）５４を形成した後、フォトリソグラフィ、エッチングによって形成したマスクを用いてエッチングによりトレンチ（溝）５２を形成する（図２（ａ））。

次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）等によって半導体基板５１の面上にＮＳＧ（Ｎｏｎ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：シリコン酸化膜）を堆積させ、シリコン酸化膜５５を形成してトレンチ５２を埋める（図２（ｂ））。

次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）等により、シリコン窒化膜５４が露出するまで研磨して、半導体基板５１の表面を平坦化する（図２（ｃ））。

次に、シリコン窒化膜５４を除去する（図２（ｄ））。

次に、シリコン酸化膜５３を除去する（図２（ｅ））。本工程においてＳＴＩ部６１が形成される。このとき、図２（ｅ）に示すように、トレンチ５２の端部に、寄生トランジスタの形成要因となる凹部Ｄが形成される。なお、凹部Ｄは以降の工程でも発生したままであるが、以降の図では図示を省略している。

次に、素子領域上、およびＳＴＩ部６１上にゲート酸化膜５７を形成する（図２（ｆ））。

次に、ゲート酸化膜５７上にシリコン窒化膜５８を堆積させる（図３（ａ））。

次に、シリコン窒化膜５８上にレジストを塗布した後、フォトリソグラフィ、エッチングを用いて加工し、マスク５９を形成する（図３（ｂ））。

次に、マスク５９を用いてシリコン窒化膜５８をエッチングする（図３（ｃ））。この際、ゲート酸化膜５７の一部もエッチングする。

次に、レジストを除去し、ゲート酸化膜５７に対して熱酸化処理を行う（図３（ｄ））。本工程によって、シリコン窒化膜５８の端部から内部に向かって食い込むようにゲート酸化膜５７が再成長し、部分的に厚くなる（厚膜部が形成される）。この際のゲート酸化膜５７の成長は、ＬＯＣＯＳにおけるフィールド酸化膜の成長と同様な成長過程を有するので、ゲート酸化膜５７にはいわゆるバーズビークＢＢが形成される。

次に、シリコン窒化膜５８を除去する（図３（ｅ））。

次に、ＣＶＤ等を用いてゲート酸化膜５７上にポリシリコン膜を形成し、フォトリソグラフィ、およびエッチングを用いて加工し、ゲート酸化膜５７上にポリシリコンによるゲート電極６０を形成する（図３（ｆ））。以上の工程によって、半導体装置１０が製造される。なお、図３（ｆ）における半導体基板５１、Ｐ型不純物領域５６、ゲート酸化膜５７、ゲート電極６０、およびＳＴＩ部６１が、各々図１（ａ）に示す半導体基板１１、Ｐ型不純物領域１２、ゲート酸化膜１４、ゲート電極１５、およびＳＴＩ部１３に相当する。

以上詳述したように、本実施の形態に係る半導体装置の製造方法、および半導体装置によれば、簡易な構成で電圧−電流特性におけるハンプの発生が抑制される半導体装置の製造方法、および半導体装置を提供することが可能となる。

［第２の実施の形態］
図４および図５を参照して、本実施の形態に係る半導体装置の製造方法について説明する。図４および図５は、ＭＯＳＦＥＴのゲート電極とＳＴＩ部端部との交差箇所近傍の拡大図であり、図１（ａ）と同じ方向から見た図である。本実施の形態に係る半導体装置の製造方法では、上記実施の形態に係る半導体装置の製造方法同様バーズビークを形成するが、形成方法が異なる。すなわち、上記実施の形態ではＳＴＩ部を形成した後バーズビークを形成するが、本実施の形態では、バーズビークを形成した後ＳＴＩ部を形成する点が主な違いとなっている。なお、本実施の形態に係る半導体装置の外観は図１（ａ）と同様なので、図示を省略する。また、半導体装置の製造は、複数の半導体装置を一括して製造する半導体ウエハの状態で行われるが、以下の説明では、１つの半導体装置１０に着目して図示している。

図４を参照して、まず、半導体基板７０上にパッド酸化膜７１を形成する。この際、半導体基板７０としては、例えばボロン（Ｂ）が５×１０^１４／ｃｍ^３程度の濃度で添加された、結晶方位（１００）のＰ型シリコン基板を用いる。また、パッド酸化膜７１の形成は、例えば８５０℃の酸素雰囲気中で熱酸化することにより行い、パッド酸化膜７１の厚さは、一例として１５ｎｍとする。

続けて、例えばＣＶＤ法を用いてシリコン窒化膜７２を形成する。シリコン窒化膜７２の厚さは、一例として１５０ｎｍとする。さらに、例えばＣＶＤ法を用いて、プラズマ酸化膜７３を形成する。プラズマ酸化膜７３の厚さは、一例として１５０ｎｍとする。

次に、フォトリソグラフィ技術を用いて半導体ウエハの表面上にレジストパターンを形成し、さらに該レジストパターンをマスクとして、プラズマ酸化膜７３、シリコン窒化膜７２、およびパッド酸化膜７１をエッチングして、半導体基板７０の表面を露出させる。
（以上、図４（ａ）。）

次に、残存したシリコン窒化膜７２、プラズマ酸化膜７３をマスクにして、表面に露出した半導体基板７０の表面を熱酸化し、熱酸化膜（シリコン酸化膜）を形成する。本工程での熱酸化は、例えば約１０００℃の水素／酸素雰囲気中で行う。形成する熱酸化膜の厚さは６０ｎｍ程度となるよう酸化時間を制御する。この際、シリコン窒化膜７２の下部にも熱酸化膜が成長して、バーズビーク７４が形成される。（以上、図４（ｂ）。）

その後、異方性のドライエッチングを用いて半導体ウエハ全体をエッチングし、前工程で形成したシリコン酸化膜の一部を取り除く。この際のエッチング量は、約７０ｎｍとする。以上により半導体基板７０の表面が再度露出する。（以上、図４（ｃ）。）

その後、残存した積層膜（シリコン窒化膜７２、プラズマ酸化膜７３）をマスクとして半導体基板７０を異方性エッチングし、分離領域７５（ＳＴＩ部）を形成する。この際のエッチング量は、例えば６００ｎｍ程度とする。（以上、図４（ｄ）。）

その後、露出した半導体基板７０の表面を熱酸化し、前工程のエッチングで発生した結晶ダメージ層を除去する。この際の熱酸化は一例として１５ｎｍ程度の酸化膜厚となるように行う。当該熱酸化による酸化膜を一旦フッ化水素を含有する薬液にて除去した後、再度半導体基板７０の表面を熱酸化する。この熱酸化は半導体基板７０の表面の界面特性を良好に保つことを目的としており、例えば１０ｎｍ程度の酸化膜を形成する。その後、必要に応じて、フォトリソグラフィ技術、イオン注入あるいは拡散技術を用いて、分離領域７５の下部にボロンを拡散させチャネルストップ層７６を形成する。（以上、図４（ｅ）。）

その後、半導体ウエハ全面にＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）膜７７を成膜する。ＨＤＰ膜７７の厚さは例えば９００ｎｍ程度とする。（以上、図４（ｆ）。）

その後、半導体ウエハの表面をＣＭＰ等を用いて研磨する、本研磨のエンドポイントはシリコン窒化膜７２とし、シリコン窒化膜７２を検出するまで研磨する。（以上、図５（ａ）。）

その後、例えば熱リン酸を用いてシリコン窒化膜７２をすべて除去し、さらにパッド酸化膜７１もフッ化水素溶液等を用いて除去する。その後、後工程におけるウエルインプランテーション（ウエル形成のための不純物注入）等に備え、半導体基板７０の表面に再度、汚染物の混入を防ぐプロテクト酸化膜７８を成膜する。（以上、図５（ｂ）。）

その後、各導電型のウエル等の各種拡散層形成や、ＭＯＳデバイスの閾値電圧制御、さらにはＭＯＳデバイス以外の半導体デバイスの形成、あるいは素子分離のための、各種フォトリソグラフィ、イオン注入工程等を、必要に応じて行う。この一連の工程が完了した後、プロテクト酸化膜７８を除去する。（以上、図５（ｃ）。）

その後、ＭＯＳＦＥＴ（本実施の形態では高耐圧ＭＯＳデバイスを想定）を形成するための、ゲート酸化膜７９を形成する。ゲート酸化膜７９の厚さは、一例として約３５ｎｍ程度とする。（以上、図５（ｄ）。）

さらにゲート電極用のポリシリコンを堆積する。堆積させるポリシリコンの厚さは、一例として２００ｎｍ程度とする。ここで、Ｎ型ＭＯＳＦＥＴの場合は当該ポリシリコンをＮ型にドーピングする。あるいはＮ型のポリシリコンを堆積してもよい。なお、ＨＶＭＯＳトランジスタ（高耐圧ＭＯＳトランジスタ）、ＬＶＭＯＳトランジスタ（低耐圧ＭＯＳトランジスタ）混載の半導体装置の場合は、一般にＬＶＭＯＳトランジスタも同じ基板上に形成する。以上の工程が完了した後、堆積したポリシリコンをエッチングしてパターニングし、ゲート電極８０を形成する。（以上、図５（ｅ）。）

その後、各種拡散工程、ソース、ドレインの形成、サリサイド工程、中間絶縁膜成膜、平坦化工程等を経た後、配線用の電極８１を形成する。（以上、図５（ｆ）。）以上の工程によって、本実施の形態に係る半導体装置が製造される。

図６（ａ）は、本実施の形態に係る半導体装置の製造方法によって製造した半導体装置において、ゲート電極８０が分離領域７５（ＳＴＩ部）の端部と交差する領域（換言すると、ＳＴＩ部と素子領域との境界近傍）の拡大図を示している。図６（ｂ）は、従来技術に係る半導体装置の製造方法によって製造した半導体装置の同様の領域の拡大図を示している。図６（ａ）に点線円で示す領域Ｐ３と、図６（ｂ）に点線で示す領域Ｐ４とを参照して明らかなように、本実施の形態に係る半導体装置では、素子領域とＳＴＩ部との境界近傍でのゲート酸化膜７９の厚さが、従来技術に係る半導体装置に比べて厚くなっている。

すなわち、従来技術に係る半導体装置の製造方法で製造した半導体装置では、ゲート酸化膜７９が領域Ｐ４で薄膜化しているのに対して、本実施の形態に係る半導体装置の製造方法で製造した半導体装置では、領域Ｐ３でのゲート酸化膜７９が厚くなっている。このことによって、従来技術に係る半導体装置の製造方法では、この端部領域の閾値電圧が素子領域内部の閾値電圧よりも下がってしまうのに対して、本実施の形態に係る半導体装置の製造方法では、端部領域の閾値電圧は高くなる。

その結果、本実施の形態に係る半導体装置の製造方によれば、ゲート電圧が低い領域において本来の特性に対応するドレイン電流が先に増加し始めるため、ゲート電圧−ドレイン電流特性にハンプ特性が発生することを抑制することが可能となる。本実施の形態に係る半導体装置では、素子領域端部近傍のゲート酸化膜が相対的に厚くなり、結果としてゲート容量小さくなるために、閾値電圧が上がったと考えることができる。

以上、詳述したように、本実施の形態に係る半導体装置の製造方法、および半導体装置によっても、簡易な構成で電圧−電流特性におけるハンプの発生が抑制される半導体装置の製造方法、および半導体装置を提供することが可能となる。

１０、３０ 半導体装置
１１ 半導体基板
１２ Ｐ型不純物領域
１３ ＳＴＩ部
１４ ゲート酸化膜
１５ ゲート電極
１６ トレンチ
３１ ゲート酸化膜
５１ 半導体基板
５２ トレンチ
５３ シリコン酸化膜
５４ シリコン窒化膜
５５ シリコン酸化膜
５６ Ｐ型不純物領域
５７ ゲート酸化膜
５８ シリコン窒化膜
５９ マスク
６０ ゲート電極
６１ ＳＴＩ部
７０ 半導体基板
７１ パッド酸化膜
７２ シリコン窒化膜
７３ プラズマ酸化膜
７４ バーズビーク
７５ 分離領域
７６ チャネルストップ層
７７ ＨＤＰ膜
７８ プロテクト酸化膜
７９ ゲート酸化膜
８０ ゲート電極
８１ 電極
ＢＢ バーズビーク
Ｄ 凹部
ＨＰ ハンプ
Ｐ１、Ｐ２、Ｐ３、Ｐ４ 領域
Ｔｒｏ、Ｔｒｐ１、Ｔｒｐ２、Ｔｒａ ドレイン電流特性

Claims (5)

1. 半導体基板の素子の形成が予定される素子領域に隣接させて溝を形成する工程と、
   前記溝を埋めかつ前記素子領域の上部における膜厚が予め定められた膜厚となるように絶縁膜を形成する工程と、
   前記絶縁膜上にマスク材を形成する工程と、
   前記素子領域に対応する領域の前記マスク材上にレジストを形成し、前記レジストをマスクとして前記溝の上部に前記絶縁膜の一部を残留させつつ、前記素子領域以外の領域の前記絶縁膜の一部および前記マスク材の全部を除去する工程と、
   前記素子領域上に残留する前記マスク材の端部から前記マスク材の内部に向かって予め定められた範囲の前記絶縁膜の膜厚を厚くして厚膜部を形成する熱酸化処理を行う工程と、を含む
   半導体装置の製造方法。
2. 前記素子領域にソース領域となる不純物層、およびドレイン領域となる不純物層を形成する工程と、
   前記マスク材を除去し、前記厚膜部を含む前記素子領域に対応する前記絶縁膜上に、前記絶縁膜をゲート絶縁膜とするゲート電極を形成する工程と、をさらに含む
   請求項１に記載の半導体装置の製造方法。
3. 溝を含む構造によって素子を分離する分離領域以外の半導体基板の領域にマスク材を形成する工程と、
   前記マスク材をマスクとして前記半導体基板を酸化し、前記半導体基板の表面から前記マスク材の下部の所定の領域まで至る酸化膜を形成する工程と、
   前記マスク材をマスクとして前記半導体基板の表面に露出する前記酸化膜をエッチング除去するとともに前記マスク材の端部から前記所定の領域にかけて前記酸化膜を残留させる工程と、
   前記マスク材をマスクとして前記酸化膜が除去された領域をエッチングして前記溝を形成する工程と、
   を含む半導体装置の製造方法。
4. 前記溝を絶縁物で埋める工程と、
   前記マスク材を除去する工程と、
   前記溝と溝との間の素子領域にソース領域となる不純物層、およびドレイン領域となる不純物層を形成する工程と、
   前記素子領域上に前記絶縁物と連続する絶縁膜を形成する工程と、
   前記絶縁膜上にゲート電極を形成する工程と、
   を含む請求項３に記載の半導体装置の製造方法。
5. 溝によって素子領域を分離する素子分離領域を有する半導体基板と、
   前記半導体基板の素子領域上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   平面視で前記ゲート電極の両側に隣接して形成されたソース領域およびドレイン領域と、を含み、
   前記ゲート絶縁膜が、前記素子領域と前記素子分離領域との境界近傍から前記素子領域に向かって形成されるとともに、前記ゲート電極の下部に配置されたバーズビークを有する
   半導体装置。

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