TW200404343A - A metal film semiconductor device and a method for forming the same - Google Patents

A metal film semiconductor device and a method for forming the same Download PDF

Info

Publication number
TW200404343A
TW200404343A TW092103516A TW92103516A TW200404343A TW 200404343 A TW200404343 A TW 200404343A TW 092103516 A TW092103516 A TW 092103516A TW 92103516 A TW92103516 A TW 92103516A TW 200404343 A TW200404343 A TW 200404343A
Authority
TW
Taiwan
Prior art keywords
metal film
film
forming
metal
scope
Prior art date
Application number
TW092103516A
Other languages
English (en)
Inventor
Jong-Myeong Lee
In-Sun Park
Jong-Sik Chun
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW200404343A publication Critical patent/TW200404343A/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • H01L21/76856After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76871Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068Formation and after-treatment of conductors
    • H01L2221/1073Barrier, adhesion or liner layers
    • H01L2221/1084Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L2221/1089Stacks of seed layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)

Description

200404343
狄、發明說明 (發明說明應敘明:發賴屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 技術領域 本發明一般係關於一種形成半導體裝置之金屬膜的方法 ,及具體而言係關於一種形成一金屬膜於一基板上面,該 基板包括一凹穴,如一接觸孔或一通孔。 先前技術 資訊處理ft置的㈣發展需要發展具有高操料度及大 儲存容量的半導體裝置。該種半導體裝置具有高整合密度 *改良可Λ性及快連回應速度。只有數個有利特性的例子 歸因於該種新的半導體裝置。 土、’導體裝置的設計,#金屬配線必須具有低電阻及高可 * 生。使用相當便宜的金屬配線有助於降低製造成本。所 二’-般使用銘以形成屬配線。近來半導體裝置需要遵守 :於⑼_的設計規則’及接觸孔或通孔需要具有高縱橫 通孔古6 '、’工^ #方充分使用鋁配線填充接觸孔或 逋孔的方法。 例如it方法包括形成-㈣直接在基板上而該基板旦 有 凹穴如一接觸孔或通孔以便利用鋁& π & & 穴。這種方法有…填充凹特凹 積在凹穴的入口,而凹穴具有高背Γ Γ銘膜快速沉 堵塞。另从 ^ 、有阿綾杈比,因而凹穴入口被 卜,鋁形成方法會在凹穴内產生有宝介η 另外用鋁埴充凹穴的方法中H 有。工間。 及導電膜卜「 去而要思擇性沉積結在絕緣膜上 ,本方法:如金蜀阻障層。本方法可用來填充通孔。不過 方去不“於填充-接觸孔包括導電膜如金屬阻障層。 (2) (2)200404343 發明說嚷繽買 減:以’已經發展一種完全填充金屬膜於接觸孔内,同時 減夕接觸電阻及配線電阻的方 一枋枋I θ 本方法包括選擇性形成 方:層(ANL)在一基板上以達成上述的電阻減少。本 、^ —例子為美國專利案號M0M20 (頒予M。吻等人) ;國專利案號269,878、韓國專利公告案號2__73825及 曰本專利公告案號200^68 1〇1所揭露。 根據韓國專利案號269,878的揭露,在基板上形成一抗核 化層後,消除凹穴的同時,铭膜係繼續在凹穴的底表面及 側面上形成。’然後,使用噴濺法在基板及凹穴上形成铭膜 :如=確保凹穴充滿㈣。其次,形成—高氧化金屬膜及 以後藉由氧化金屬膜而形成ANL。這種形成ANL所需的額 外氧化方法減少凹穴填充方法的生產率。 、 美國專利案號6,001,420揭露一種用鋁膜填充凹穴的方法 括原處形成一 AN L及一銘膜。本方法的確改善凹穴填充 方去的生產率。根據6,001,420專利,形成ANL需使用二甲 基氫化鋁(DM AH)及無電漿氮氣,及使用化學汽相沉積法形 成鋁膜以填充凹穴。不過,不使用電漿形成ANL效率較低 另外,一般使用化學汽相沉積並不用鋁膜填充凹穴。化 + A相 >儿積法形成的銘膜具有一襯塾型狀,繼續在凹穴的 底表面及側壁上形成。結果,會發生處理失敗既使生產率 獲得改善。 曼眉容 本發明的一具體實施例提供一種形成金屬膜的方法,使 用電漿處理原處形成一絕緣膜及一抗核化層(ANL)。 200404343 ⑺ 本發明的_具體實施例提供一 處形成金屬膜及^ ^ 、 形成至屬膜的方法,原 太八及—絕緣膜作為—抗核化層(ANL)。 本钱明的一具體實施 成一金屬方法包括形 的側壁上面,开彡出一 μ人ρ 凹八的底表面及凹八 乂成 弟一金屬膜於基板上作不名間十肉, 使用氮氣電漿卢w^ M 土敬上仁不在凹八内, 妒&一 μ —处一至屬膜以形成一包含氮之絕緣膜, 一 μ —弟一金屬膜於凹穴的部份金屬阻障層上面,及形成 一弟二金屬膜於基板、凹穴及絕緣膜上面。
,^卜本發明的一具體實施例提供-種形成金屬膜方法 括形《纟屬阻障層於基板表面、凹穴底表面及凹穴 側壁j面,形成一絕緣膜在基板表面上但不在凹穴内,形 成第金屬膜於凹穴内的部份金屬阻障層上面,及用第 二金屬膜填充凹穴D 另外,本發明的一具體實施例提供一種半導體裝置,包 括一金屬阻障層在基板的凹穴内形成,一絕緣層在部份基 板上但不在凹穴内形成,一金屬膜在凹穴内的部份金屬阻 P早層上形成,及另外金屬膜在基板上形成。 本發明的一具體實施例提供一種形成半導體裝置的方法 ’包括在基板的凹穴内形成一金屬阻障層,在部份基板上 但不在凹穴内形成一絕緣層,在凹穴内的部份金屬阻障厚 上形成一金屬膜,及在基板上形成另外金屬膜。 本發明另外的應用範圍可從以下的詳細說明獲得了解。 不過,應該了解,雖然是具體實施例的說明,詳細的說明 和特定的範例只以圖例方式表示,因為對熟悉本技術者而 (4) (4)200404343
言,從這些詳細說明便可瞭解本發明有各種不同的變更和 修改而仍不背離本發明的精神和範圍。 實施方式 以下麥考附圖詳細說明本發明的具體實施例。雖鈥,本 發明以各種不同形式實施,但不能解釋受限於所述的、具體 實施例;反之’提供這些具體實施例致使本案達到詳細及 完整,及傳達本發明的理念予熟悉本技術者。目中為了清 楚起見擴大層#度及範®。如㈣明一層“夕卜一層或基 板的上面’表示該層可直接在另外_層或基板的上面,^ 也表示介於層之間。 在-具體實施例中’ 一基板具有一凹穴包括—接觸孔或 通孔。-中間層介電膜在基板上形成以後,形成中間層介 電膜圖案致使在基板上形成接觸孔或通孔通過中間層介電 膜。如此,基板具有一中間層介電圖案其中形成接觸孔或 通孔。如果凹穴為-通孔,根據傳統方法—金屬膜就能充 分填充該通孔。如此’具體實施例的凹穴包括接觸孔。 如果形成第-金屬膜以造成直接接觸基板,基板及第_ 金屬膜之間便產生材料移植。因而’形成一金屬阻障層於 t板上以便減少基板及第一金屬膜之間材料移植。金屬阻 障層於基板的表面上、日穴的底表面上及凹穴的側壁上形 成:金屬阻障層包括一鈦膜、一氮化鈦膜或一複合膜包括 連續形成的鈦及氤化鈦膜。 弗-金屬膜在基板表面上形成。第—金屬膜由化學汽相 /儿積法選擇性在部份基板上形成;不過,凹穴沒接收第一 (5) (5)200404343
發明說钥續J 金屬膜。第一金屬膜具有一低電阻及_較高可靠性。 第一金屬膜以經濟方式形成。較具體而言,如果使用氮 電漿處理第一金屬膜便容易變型。如&,使用鋁形成第二 金屬膜以符合上述條件。如果第一金屬膜包括—㈣,用 於形成第—金屬膜的源氣體包括一化合物如二甲基乙胺鋁 烷(DEMMA)、甲基焦嘧啶鋁烷(MpA)、二甲基氡化鋁 (DMAH)等。雖然上述化合物可單獨使n氣體^包括呂 二種以上的化合物。 形成第-金屬膜的處理條件係根據所選擇的化合物而變 化。例如’如果源氣體包括心以形 條件的變化如下。 为腺處理 如果用來形成第-金屬膜Μ P A的流量率約為 在一具體實施例中,第 … SCCm〇 '屬 成的溫度約為120至16〇t: 另外弟一金屬膜產生理相尸谇认π 另外,4里走 心厗度的形成時間為1至1 0秒。 另夕如果處理條件受控制 階段覆蓋率A h一金屬膜具有較差 ^ 一虿与度約小於100 A。 第一金屬膜用氮電漿處理以改變第入p 絕緣膜。如果第一八愿“又文弟一金屬膜成為一含氮
屬膜轉變成一氮化使科或叫電裝處理,第一金 化鋁膜減少形成全屬2的於是,作為一抗核化層(ANL)氣 例中,第-金屬膜可使用氣在本發明的一具體實施 ,壓力約為i 水處理,溫度約為120至16(TC 約為50至5〇〇 w。 、 生氬電漿使用的電漿功率 在—具體實施例;:=理執行期間約為⑴㈣、。 利用気電漿處理第一金屬膜變成絕 -10 - 200404343
(6) 、彖膜,並作為一 ANL·以減少金屬膜的應用。所以,處理失 敗可以減少,甚至是不大可能的第一金屬膜電漿處理失敗。 使用氮電漿處理,用於減少塗抹第一金屬膜的絕緣膜在 基板上形成,及金屬阻障層在凹穴的底表面及側壁上形成。
、第一金屬膜在凹穴内形成其中具有金屬阻障層。第二 至屬膜可使用化學汽相塗抹方法或一相似的汽相塗抹方法 形成。因為絕緣膜在基板上形成作為AN]l,第二金屬膜作 為襯土在凹八内形成。第二金屬膜成本便宜,及具有一低 電阻及高可靠性與第一金屬膜相似。 弟-金屬膜包含鋁。如果第二金屬膜包括一鋁膜,用方 形成第二金屬膜的源氣體包括化合物如DEMMA、MPA、 DMAH%。源、氣體包括上述化合物之一,但也可包括二武 更多化合物的混合物。形成第二金屬膜的條件係根據所ϋ 擇的化合物種類及數量而變化。如果源氣體包括ΜΡΑ以开 成第二金屬膜,其處理條件的變化如下。
[果用來七成第一金屬膜,价八的流量率約為】◦至s⑽ 。第二金屬膜形成的溫度為約I20至16吖而壓力為約0.2至 〇.5 t〇U。3外,第二金屬膜形成的期間為約20至180秒以 達到理想的厚度。另外,石古 ) 々有必要,形成的第二金屬膜具 一:段覆蓋率優於第-金屬膜,及具有厚度約為300至 刪 t成那種第二金屬膜須控制處理條件才能達成。 在根據本發明具體眚% . 收貝施例的一方法中,如果第二金屬膜 須包括鋁膜使用化學汽相、v并古、土 ^ 男联 飞相"“貝方法形成,便可幾乎確保銘 胺不70王填充凹穴。結果 、,巴、、象肤在基板表面上形成及第 -11 - 200404343
⑺ ι屬膜作為襯塾在凹穴内形成。 根據本發明的一具體實施例,本方法包括原處完成的第 一金屬膜形成、氮電漿處理及第二金屬膜形成。即是, 為這 方 _ 一 去可以在根據各方法變化的壓力下執行,因而 以在原處執行。
利用喷賤法在合成結構上形成一第三金屬膜。第三金屬 膜0括銘膜。如果第三金屬膜使用鋁由喷濺法形成,第 土屬膜可充分填充凹穴。第三金屬膜也可以在絕緣膜上 I成如此’雖然絕緣膜減少金屬膜的核化,絕緣膜不合 阻礙由貝濺法形成金屬膜。所以,第三金屬膜能在絕緣膜 上形成。第三金屬膜形成後,在溫度約為400至60(TC回流 :1流技術容許第三金屬膜填充凹穴。由喷濺法形成的= 屬膜般比較由化學汽相沉積法形成的金屬膜具有停里 均勻性。所,、; 丄+ "" ^ m 所以,由贺濺方法形成的第三金屬膜具有較佳
勻性。 土 J
根據本發明的—具體實施例,因為金屬膜包括鋁,構 金屬膜的接觸及配線電阻及會減少。另外,金屬膜可以 擇性:積致使凹穴可用金屬膜填充。具體而言,= 屬阻IV層的接觸孔内可充使用金屬膜。同樣地,形成金 膜方法的生產率獲得改善因為該方法可在原處執行。另 ,處理失敗大幅減少’因為處理條件可根據金 適當加以控制。 、寸 乎與以上所述的具體實 。一金屬阻障層也使用 以下說明的具體實施例的基板幾 施例使用的相同。基板包括一凹 -12- 200404343
⑻ 痛似第一具體實施例的方 乃沄形成。具體而言,金屬阻障層 於基板的部份表面上、 凹八的底表面上及凹穴的側壁上形 成。 作為AN JL用於減4、洽士士人砰
土未至屬膜的絕緣膜可利用氮電漿J 理在基板上形成。絕绫 ^ '、·、匕3氮因為絕緣膜使用化學汽才丨 塗抹方法及氮電漿虑搜彡
^成。用於形成絕緣膜的源條氣f 包括化合物如二甲其7卜 土乙月女釔烷(DEMMA)、甲基焦嘧啶鋁於 (Μ P A)、一甲基氫化|呂⑴丄 V AH)寺雖然這些化合物在形4 絕緣膜的源氣體中可單獨使用,本源氣體包括二種… 化μ。用於形成絕緣膜的處理條件係根據選擇的化合彩 ^例士口如果源氣體包括Mp A,處理條件改變如下 形成絕緣膜時,MPA的流量率約%⑽。在本發明 的一具體實施例中,形成絕緣膜的溫度約為12。至160以 壓力為約1至1〇如。另外,在—具體實施例中,形成第 -金屬膜達到理想厚度期間約丨至1〇秒。另外,如果處理條
件文控制’形成的第一金屬膜具有較差階段覆蓋率及具有 厚度小於約1 〇〇 A。 在根據本發明的—具體實施例中,因為氮電漿處理使用 二或nh3電漿’源氣體具有金屬因而形成與金屬膜相反的 = 豪膜。產生氮電漿使用的電漿功率約為50至500 w。同 時,絕緣膜直接在基板上形成。所以,處理失敗減少,該 失敗如果發展絕緣膜不用電漿處理的話通常會發生。 "根據本發明的—具體實施例q吏用化學汽相沉積方法及 氮電漿處理在純上形成料料為胤使用,及在凹穴 -13 - 200404343 (9)
的底表面上及側壁上形成金屬阻障層。 一第一金屬膜在凹穴内形成其中具有金屬阻障層。本發 明的一具體實施例的第一金屬膜使用類似上述具體實施例 的方法形成。如此,絕緣膜在基板表面上形成同時具有線 形的第一金屬膜在凹穴内形成。另外,形成絕緣膜及第一 金屬膜的方法可在原處執行。因為所有方法執行的壓力係 根據各方法改變,上述方法便成為可能。 利用喷減:法可在合成結構上形成一第二金屬膜。本發明 的一具體實施例的第二金屬膜使用類似前述形成第三金屬 膜的方法形成。 根據本發明的一具體實施例,因為金屬膜包括鋁,構成 金屬膜的接觸及配線的電阻會減少。另外,金屬膜可以選 擇性沉積致使凹穴可用金屬膜填充。具體而言,在形成金 屬阻障層的接觸孔内可充分使用金屬膜。同樣地,形成金 屬膜方法的生產率獲得改善因為本方法可在原處執行。另 外,處理失敗大幅減少,因為處理條件可根據金屬膜的特 性適當加以控制。 根據本發明用於形成所討論金屬膜的具體實施例將參考
圖1A至1F為斷面圖 形成金屬膜的方法。 顯示一種根據本發明具體實施例的 參考圖1A及1B,一中 一中間層介電膜圖案12 他類似方法在基板10的 間層介電膜在基板1 〇的上面形成。 包括一接觸孔1 3利用微影方法或其 上面形成。 -14 - 200404343
發明說钥繽頁 宰:ΓΓ14具有一鈦膜及氮化鈦膜在中間介電膜圖 案上面及在接觸孔13内形成。如此,金屬阻障層Μ在中 間介電膜圖案12的部份或整個表面上,接觸孔13的底表面 及接觸孔1 3的側壁上形成。 參考圖,紹膜16利用化學汽相塗抹法在金屬阻障心 的弟-部份上形成。位於接觸孔13内的金屬阻障層Μ的第
:部份不f要進行化學汽相塗抹方法。形成朗16期間约3 秒,溫度約14 〇 °c,及壓力約盔s 歸 力、乃為5 torr。形成鋁膜16的源氣 脰 >、使用MPA具有流量率約為5 sccm。如此,紹膜心 有較差的傾斜範圍及厚度低於1〇〇 A。 /、 參考圖1D,使用氮電漿處理㈣16,及阻塞氣體源氣體 使在金屬阻障層14的第一部份上的鋁膜16變成氮化鋁膜 17。氣化㈣17沉積在上面以減少金屬膜成為概的可能 性。執行氮電漿處理使用的電槳功率約為1〇
7。電裝處理執行期間約為10秒,及壓力約為5::為 —麥考圖1E,一鋁膜18在位於接觸孔π内金屬阻障層μ的 第二部份上面形成。銘膜使用化學汽相沉積法或其他相似 方=形成。形成鋁膜18的溫度約14(TC,期間約60秒,及壓 ^ ^為1 t〇rr。形成鋁膜18的源氣體至少使用MPA具有流量 。么為J 〇 SCCm。因此,鋁膜1 8具有相當好的傾銷範圍及厚 度約為500 A。鋁膜18作為襯墊或具有襯墊形狀在接觸孔13 的底表面上及側壁上形成。 八參考圖1F,使用喷錢法,一銘膜20在基板10上面形成的 口成結構上形丨。銘膜2Q回流溫度約為5〇代。結果,叙膜 -15 - (11)200404343 發繽翼: 20充分填充接觸孔13 完全均勻。 及在合成結構上形成的鋁膜20幾乎 嘗例2 圖2A至2E為斷面圖,顯示一種根據本發明另外具體實灰 例的形成金屬膜的方法。
麥考圖2A及2B,一中間層介電膜在基板3〇的上面形成。 一中間層介電膜圖案32具有一接觸孔33,其利用微影方g 或其他類似方法在基板3〇的上面形成。 然後,一金屬阻障層34具有一鈦膜及氮化鈦膜在中間^ 電膜圖案32上面及在接觸孔33内形成。金屬阻障層μ在寸 間介電膜圖案32的部份或整個表面上,接觸孔^的底表遠 及接觸孔3 3的侧壁上形成。 一,
參考圖2C,铭膜36利用化學汽相塗抹法及氮電裝處理沒 在金屬阻障層34的第—部份上形成H位於接觸孔3 内的金屬阻障層34的第二部份不需要接收氮化銘膜%。氮 化鋁膜36形成期間約3秒,溫度約為14〇t,及壓力約為 。產生氮電漿使用的電漿功率約為1〇〇 w。形成銘膜π: 源氣體包括Μ P A具有流署漆的么ς 有抓里羊約為5 sccm。如此,氮化鋁膜 36具有較差的傾斜範圍及厚度低於i〇〇 a。 爹考圖2D,銘膜38利用化學汽相塗抹法在位於接觸孔u 内的金屬阻障層34的第二部份上形成。形成銘膜3“ 約::’期間約6〇秒’及壓力約為"。…形成銘膜二 源孔肢包括MPA具有流量率约為3〇5_。因此,鋁膜鼓 有相當好的傾鎖範圍及厚度約為遍^_38作為槪塾或 -16 - 200404343
(12) 具有襯墊形狀在接觸孔3 3的底表面上及側壁上形成。 參考圖2E,使用噴濺法,一鋁膜4〇在基板3〇上面形成的 合成結構上形成。鋁膜3 8的回流溫度約為5〇〇ι。所以,鋁 膜40充分填充損接觸孔33,及在合成結構上面形成的鋁膜 4〇幾乎完全均勻。 '
根據本發明的具體實施例,金屬膜填充具有高縱橫比的 凹穴。具體而言,金屬膜填充接觸孔或通孔較為有利。 另外,接觸電阻及電配線的電阻減少因為金屬膜的形成 至少含有銘。 另外,形成金屬膜方法的生產率獲得改善,因為許多形 成金屬膜的方法可在原處執行。 以上為形成金屬膜的具體實施例的說明,須注咅、根據上 述說明熟悉本技術者可完成修改及變、ρ /队叹又更。因此可以了解, 所作本發明具體實施例的修改仍在本發明的精神及申請專 利的範圍之内。
圖式簡單說明 本發明的具體實施例從以下 ,附圖係用來顯示因而本發明 圖1Α至1F為斷面圖,顯示一 製造金屬膜的方法。 說明及附圖會獲得完全明白 不雙其限制,及其中: 種根據本發明具體實施例的 外具體實施 圖2Α至2Ε為斷面圖’顯示一種根據本發明另 例的製造金屬膜的方法。 圖式代表符號說明 10 基板 • 17 - 200404343
12 中間層介電膜圖案 13 接觸孔 14 金屬阻障層 16 鋁膜 17 氮化鋁膜 18 鋁膜
20 鋁膜 30 基板 32 中間層介電膜圖案 33 接觸孔 34 金屬阻障層 36 氮化鋁膜 38 鋁膜 40 鋁膜
-18-

Claims (1)

  1. 200404343 拾、申請專利範圍 1. 一種形成一金屬膜之方法,其包括: 形成一金屬阻障層於一基板的一表面上、一凹穴的一 底表面上及該凹穴的侧壁上; 形成一第一金屬膜於該基板上,但不在該凹穴内;
    使用氮電漿處理該第一金屬膜以形成一包含氮之絕緣 膜; 形成一第二金屬膜在該凹穴内的部份金屬阻障層上面 :及 形成一第三金屬膜在該基板、該凹穴及該絕緣膜上。 2. 如申請專利範圍第1項中形成一金屬膜之方法,其中該 第一金屬膜形成的溫度約為1 20至160 °C,期間約1至1 〇 秒,而壓力約為3至10 torr。
    3 .如申請專利範圍第1項中形成一金屬膜之方法,其中處 理該第一金屬膜使用的該氮電漿具有一電漿功率約5 0 至5 00 W,溫度約為120至160°C,期間約1至60秒,而壓 力約為1至1 0 torr。 4. 如申請專利範圍第1項中形成一金屬膜之方法,其中該 第二金屬膜形成的溫度約為120至1 60 °C,期間約3 0至 180秒,及壓力約為0.2至5.0 torr。 5. 如申請專利範圍第1項中形成一金屬膜之方法,其中該 第一金屬膜利用化學汽相沉積法形成,其使用的一第一 源氣體至少選自二甲基乙胺鋁烷(DEMMA)、曱基焦嘧啶 鋁烷(MPA)及二甲基氫化鋁(DM AH)之一,及該第二金屬 200404343 申講專_範圜鑛翼 膜利用化學汽相沉積法形成,其使用的一第二源氣體至 少選自DEMMA、MPA及DMAH之一。 6. 如申請專利範圍第5項中形成一金屬膜之方法,其中該 第二氣體的流量率大於該第一源氣體的流量率約為8至 12倍。 7. 如申請專利範圍第1項中形成一金屬膜之方法,其中該 第二金屬膜的厚度大於該第一金屬膜的厚度約為3至10 倍。 8. 如申請專利範圍第1項中形成一金屬膜之方法,其中該 第一金屬膜、該絕緣膜及襯墊均在原處形成。 9. 如申請專利範圍第1項中形成一金屬膜之方法,其中該 等第一、第二及第三金屬膜各包含一鋁膜。 10. 如申請專利範圍第1項中形成一金屬膜之方法,其中該 第三金屬膜藉由連續執行一喷濺方法及回流方法而形 成。 1 1.如申請專利範圍第1項中形成一金屬膜之方法,其中該 金屬阻障層包括一鈦膜、氮化鈦膜及具有連續形成鈦及 氣化鈦膜的多層膜之一。 12.如申請專利範圍第1項中形成一金屬膜之方法,其中該 第二金屬膜的階段覆蓋率優於該第一金屬膜的階段覆 蓋率。 1 3 . —種形成一金屬膜之方法,其包括: 形成一金屬阻障層於一基板的一表面上、一凹穴的一 底表面上及該凹穴的侧壁上; 200404343
    14. 15. 16. 17, 18. 19. 形成一絕緣膜於該基板之該表面上,但不在該凹穴内; 形成一第一金屬膜在該凹穴内的部份金屬阻障層上面 ;及 使用一第二金屬膜填充該凹穴。 如申請專利範圍第13項中形成一金屬膜之方法,其中使 用一氮電漿處理形成該絕緣膜,該氮電漿處理具有一電 漿功率約50至500 W,溫度約為12〇至160°C,期間約1至 10秒,及壓力約為3至1〇 torr。 如申請專利範圍第丨3項中形成一金屬膜之方法,其中該 第一金屬膜形成的溫度約為120至1 60它,期間約3 〇至 1δ〇秒,及壓力約為〇 2至5 〇 t〇rr。 如申請專利範圍第13項中形成一金屬膜之方法,其中該 絕緣膜利用一化學汽相沉積法形成,其使用的一第一源 氣體包括至少具有二甲基乙胺鋁烷(DEMMA)、曱基焦嘧 °疋鋁烷(MPA)及二曱基氫化鋁ah)之一,及該第一金 屬膜利用一化學汽相沉積法形成,其使用的一第二源氣 此包括至少具有DEMMA,MPA及DMAH之一。 $申請專利範圍第16項中形成一金屬膜之方法,其中該 乐二氣體的流量率大於該第一氣體的流量率約為8至12 倍。 ^申請專職㈣13項中形成—金屬狀方法,其中該 第至屬膜的厚度大於該絕緣膜的厚度約為3炱1 0 ^ , 如申請專利範圍第13項中形成—金屬膜之方法,其中3 金屬阻障膜、該絕緣膜及該襯墊均在原處形成。 200404343
    2〇·如申請專利範圍第1 3項中形成一金屬膜之方法,其中該 第一孟屬膜籍由連續執行一喷藏方法及一回流方法而 形成。 女申明專利範圍第1 3項中形成一金屬膜之方法,其中該 第一金屬膜的階段覆蓋率優於該絕緣膜的階段覆蓋率。 22. —種半導體裝置,其包括·· 孟屬阻障層,其在一基板的一凹穴内形成;
    、、巴、、彖膜,其於該基板上但不在該凹穴内形成; 一金屬膜,其在該凹穴内的部份金屬阻障層上面形成 ;及 夕、金屬膜在該基板上形成。 23. ::申請專利範圍第22項之半導體裝置’其中該絕編 利用I電漿處理一金屬膜而形成。 24. 如申請專利範圍 ..^ ^ 只心千¥版衣置,其中該金屬阻1¾ 層在該基板上形成。 25. 如申請專利範圍第22
    屬膜i I , 戶'心千♦衣置,其中該另外^ 76 4 上、該凹穴及該絕緣膜上形成。 一.種形成一半導體裝置之方法,其包括: 形成一金屬阻障層在一基板的一凹穴内; 形成一絕緣膜在該基板的部份 , 祀+ y, 上,但不在該凹穴内; ;及 至屬阻卩平層的部份上3 形成另外金屬膜在該基板上。 27·如申請專利範圍第26項之方法,甘&上 -中該絕緣膜係利戶 An -4 - 200404343 申講導_範圜繽買 一氮電衆處理一金屬膜而形成。 2 8.如申請專利範圍第2 6項之方法,其中該另外金屬膜在該 基板上、該凹穴及該絕緣膜上形成。
TW092103516A 2002-09-14 2003-02-20 A metal film semiconductor device and a method for forming the same TW200404343A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0055970A KR100457057B1 (ko) 2002-09-14 2002-09-14 금속막 형성 방법

Publications (1)

Publication Number Publication Date
TW200404343A true TW200404343A (en) 2004-03-16

Family

ID=31944875

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092103516A TW200404343A (en) 2002-09-14 2003-02-20 A metal film semiconductor device and a method for forming the same

Country Status (6)

Country Link
US (2) US6844627B2 (zh)
JP (1) JP2004111924A (zh)
KR (1) KR100457057B1 (zh)
CN (1) CN1482655A (zh)
DE (1) DE10314534A1 (zh)
TW (1) TW200404343A (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100457057B1 (ko) * 2002-09-14 2004-11-10 삼성전자주식회사 금속막 형성 방법
KR100541814B1 (ko) * 2003-09-15 2006-01-11 삼성전자주식회사 화학기상증착장치
EP1739739A4 (en) * 2004-03-26 2010-02-24 Fujikura Ltd TRAVERSATION WIRING PLATE AND METHOD OF PRODUCING THE SAME
JP4373866B2 (ja) * 2004-07-16 2009-11-25 三洋電機株式会社 半導体装置の製造方法
US20060060977A1 (en) * 2004-09-22 2006-03-23 Kabushiki Kaisha Toshiba Semiconductor device
US20080174021A1 (en) * 2007-01-18 2008-07-24 Samsung Electronics Co., Ltd. Semiconductor devices having metal interconnections, semiconductor cluster tools used in fabrication thereof and methods of fabricating the same
CN101937864B (zh) * 2009-07-03 2012-03-07 中芯国际集成电路制造(上海)有限公司 接触孔填充方法
JPWO2011059036A1 (ja) * 2009-11-12 2013-04-04 株式会社アルバック 半導体装置の製造方法
CN102148202B (zh) * 2010-02-09 2016-06-08 精材科技股份有限公司 晶片封装体及其形成方法
US9255324B2 (en) * 2012-08-15 2016-02-09 Up Chemical Co., Ltd. Aluminum precursor composition
KR102383501B1 (ko) * 2015-01-08 2022-04-07 삼성전자주식회사 다층 박막, 그 제조 방법 및 이를 포함하는 전자 제품

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57181172A (en) * 1981-04-30 1982-11-08 Toshiba Corp Schottky barrier diode and manufacture thereof
KR960010056B1 (ko) * 1992-12-10 1996-07-25 삼성전자 주식회사 반도체장치 및 그 제조 방법
KR970052353A (ko) * 1995-12-26 1997-07-29 김주용 반도체 소자의 콘택홀 형성방법
KR100269878B1 (ko) * 1997-08-22 2000-12-01 윤종용 반도체소자의금속배선형성방법
US5847463A (en) * 1997-08-22 1998-12-08 Micron Technology, Inc. Local interconnect comprising titanium nitride barrier layer
KR100363086B1 (ko) 2000-01-20 2002-11-30 삼성전자 주식회사 반도체소자의 금속배선 형성방법 및 그에 의해 제조된콘택 구조체
US6277737B1 (en) * 1998-09-02 2001-08-21 Micron Technology, Inc. Semiconductor processing methods and integrated circuitry
KR100338941B1 (ko) * 1999-11-26 2002-05-31 박종섭 반도체소자의 컨택 형성방법
JP2001168101A (ja) 1999-11-29 2001-06-22 Texas Instr Inc <Ti> 窒化アルミニウム障壁を形成する方法
US6617689B1 (en) * 2000-08-31 2003-09-09 Micron Technology, Inc. Metal line and method of suppressing void formation therein
US6518648B1 (en) * 2000-09-27 2003-02-11 Advanced Micro Devices, Inc. Superconductor barrier layer for integrated circuit interconnects
JP4053226B2 (ja) * 2000-10-18 2008-02-27 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US6674170B1 (en) * 2000-12-18 2004-01-06 Advanced Micro Devices, Inc. Barrier metal oxide interconnect cap in integrated circuits
JP2002343859A (ja) * 2001-05-15 2002-11-29 Mitsubishi Electric Corp 配線間の接続構造及びその製造方法
US6693356B2 (en) * 2002-03-27 2004-02-17 Texas Instruments Incorporated Copper transition layer for improving copper interconnection reliability
KR100457057B1 (ko) * 2002-09-14 2004-11-10 삼성전자주식회사 금속막 형성 방법

Also Published As

Publication number Publication date
DE10314534A1 (de) 2004-03-25
JP2004111924A (ja) 2004-04-08
CN1482655A (zh) 2004-03-17
US20040051175A1 (en) 2004-03-18
KR100457057B1 (ko) 2004-11-10
US6844627B2 (en) 2005-01-18
KR20040024375A (ko) 2004-03-20
US20050035458A1 (en) 2005-02-17

Similar Documents

Publication Publication Date Title
JP4658808B2 (ja) 配線構造の形成方法
TW445585B (en) Interconnection structure and fabrication process therefor
US20030116439A1 (en) Method for forming encapsulated metal interconnect structures in semiconductor integrated circuit devices
US20050029662A1 (en) Semiconductor production method
TW200404343A (en) A metal film semiconductor device and a method for forming the same
US6522013B1 (en) Punch-through via with conformal barrier liner
JP4339152B2 (ja) 配線構造の形成方法
TWI345591B (en) A method of forming a metal layer over a patterned dielectric by electroless deposition using a catalyst
TW498456B (en) A method of improving the adhesion of copper
JP2003163266A (ja) 半導体装置の製造方法および半導体装置
JP2004153162A (ja) 配線構造の形成方法
JP2005005383A (ja) 半導体装置および半導体装置の製造方法
JP2000156406A (ja) 半導体装置およびその製造方法
JP3271756B2 (ja) 半導体装置の製造方法
JP2002033391A (ja) 半導体素子の銅金属配線形成方法
JP2002053971A (ja) めっき方法及びめっき構造、並びに半導体装置の製造方法及び半導体装置
JP4084201B2 (ja) アルミニウム金属配線形成方法
TW515044B (en) Method for forming metal line of semiconductor device
JP2001144089A (ja) 半導体装置の製造方法
US20080242078A1 (en) Process of filling deep vias for 3-d integration of substrates
JPH11340226A (ja) 半導体装置の製造方法
KR101098568B1 (ko) 패터닝된 유전체 위에 촉매 함유 층을 형성하는 방법
JP2001135721A (ja) 半導体装置およびその製造方法
JP2001110808A (ja) 半導体装置の製造方法
JP3269490B2 (ja) 半導体集積回路装置およびその製造方法