JP4339152B2 - 配線構造の形成方法 - Google Patents

配線構造の形成方法 Download PDF

Info

Publication number
JP4339152B2
JP4339152B2 JP2004064486A JP2004064486A JP4339152B2 JP 4339152 B2 JP4339152 B2 JP 4339152B2 JP 2004064486 A JP2004064486 A JP 2004064486A JP 2004064486 A JP2004064486 A JP 2004064486A JP 4339152 B2 JP4339152 B2 JP 4339152B2
Authority
JP
Japan
Prior art keywords
film
wiring
forming
barrier metal
sputtering
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004064486A
Other languages
English (en)
Other versions
JP2005252193A (ja
Inventor
久弥 酒井
紀嘉 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2004064486A priority Critical patent/JP4339152B2/ja
Priority to US10/927,006 priority patent/US7358180B2/en
Priority to TW093126023A priority patent/TWI280634B/zh
Priority to CNB2004100120283A priority patent/CN1316591C/zh
Publication of JP2005252193A publication Critical patent/JP2005252193A/ja
Priority to US12/071,089 priority patent/US8373274B2/en
Application granted granted Critical
Publication of JP4339152B2 publication Critical patent/JP4339152B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating

Description

本発明は、配線構造の形成方法及び半導体装置に関し、特に半導体基板上の絶縁膜に接続孔と配線溝とを個別に形成し、導電材料をＣｕ（合金）として、Ｃｕ配線を形成するいわゆるシングルダマシン法に適用して好適な技術である。
半導体素子の高集積化とチップサイズの縮小化に伴い、配線の微細化及び多層配線化が加速的に進められている。こうした多層配線構造を有するロジックデバイスにおいては、配線遅延がデバイス信号遅延の支配的要因の１つになりつつある。デバイスの信号遅延は、配線抵抗と配線容量の積に比例しており、配線遅延の改善のためには配線抵抗及び配線容量の軽減が重要となってくる。
この配線抵抗を低減するために、低抵抗金属であるＣｕを材料として配線を形成することが検討されている。ここで、Ｃｕをパターニングして配線形成することは極めて困難であるため、絶縁膜に接続孔（ビア孔）や配線溝を形成し、これらにＣｕを充填して配線形成する、いわゆるダマシン法が案出されている。
ダマシン法としては、ビア孔と配線溝とをそれぞれ個別に形成するシングルダマシン法と、ビア孔及び配線溝を同時に形成するデュアルダマシン法とに大別される。工程数削減等の利点を考慮すると、デュアルダマシン法を採用するケースが多いと考えられるが、他方、ビア孔と配線溝とを同時に加工しなければならないので、加工マージンが狭いという欠点もある。特に、配線微細化が進む近年では、パターン加工に対するマージンがより狭くなる傾向にあることから、デュアルダマシン法よりも加工マージンを広くとることが可能なシングルダマシン法が注目されつつある。
特願２００２−３１８６７４号
ダマシン法によりＣｕ配線を形成する際には、Ｃｕの絶縁膜内への拡散を防止することを主な目的として、Ｃｕを堆積する前にビア孔及び配線溝の内壁を覆う下地膜（バリアメタル膜）を形成する工程が必須である。ビア孔及び配線溝におけるバリアメタル膜の被覆形状(バリア・カバレッジ)は、ビア抵抗や配線抵抗などの電気特性や、Ｃｕ埋込み性、エレクトロ・マイグレーション耐性などの配線信頼性に大きく影響を及ぼす。配線微細化が進むにつれて、所望の配線特性を満たすためにはバリア・カバレッジの複雑化・詳細化を避けることはできない。しかしながら、そもそもバリアメタル膜をビア孔及び配線溝に同時に成膜する手法であるデュアルダマシン法では勿論のこと、ビア孔と配線溝とを個別に処理するシングルダマシン法でも、当該要請に対処した好適な手法は未だ案出されていない現況にある。
本発明は、上記の課題に鑑みてなされたものであり、ビア孔及び配線溝に対して、それぞれバリアメタル膜の成膜態様を最適化し、ビア抵抗や配線抵抗などの電気特性や、Ｃｕ埋込み性、エレクトロ・マイグレーション耐性などの配線信頼性を向上させた微細配線構造を実現する配線構造の形成方法及び半導体装置を提供することを目的とする。
本発明の一態様によれば、基板上の第１の絶縁膜に接続孔を形成する工程と、第１の成膜条件により、前記接続孔の内壁面を覆うように前記第１の絶縁膜上に第１の下地膜を形成する工程と、前記接続孔内を前記第１の下地膜を介して第１の導電材料により埋め込む工程と、前記接続孔内に前記第１の導電材料が残るように、前記第１の絶縁膜上の前記第１の導電材料及び前記第１の下地膜を除去する工程と、前記第１の導電材料の上面を覆う第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、前記第１の導電材料の上面を露出させる溝を形成する工程と、前記第１の成膜条件とは異なる第２の成膜条件により、前記溝の内壁面を覆うように前記第２の絶縁膜上に第２の下地膜を形成する工程と、前記溝内を前記第２の下地膜を介して第２の導電材料により埋め込む工程とを含み、前記第１の成膜条件と前記第２の成膜条件とでは共に成膜方法がスパッタ法であり、前記第１の成膜条件を、前記第１の下地膜の堆積速度（Ｖｄ）とエッチング速度（Ｖｅ）との比をＶｄ／Ｖｅとして、
Ｖｄ／Ｖｅ＞１
とする第１のスパッタ工程と、
Ｖｄ／Ｖｅ＜１
とする第２のスパッタ工程と
を含む複数のスパッタ工程として実行するとともに、
前記第２の成膜条件を、前記第２の下地膜の堆積速度（Ｖｄ）とエッチング速度（Ｖｅ）との比をＶｄ／Ｖｅとして、
１＜Ｖｄ／Ｖｅ＜２
の条件で実行し、前記第２の下地膜を、前記溝の内壁面における側壁面の膜厚に対して底面の膜厚が７０％〜１３０％の範囲内の値となるように成膜する。
本発明によれば、接続孔及び配線溝に対して、それぞれ下地膜の成膜態様を最適化し、ビア抵抗や配線抵抗などの電気特性や、Ｃｕ埋込み性、エレクトロ・マイグレーション耐性などの配線信頼性を向上させた微細配線構造を実現することができる。
−本発明の基本骨子−
近時におけるＣｕ配線微細化の要請に応えるには、ビア孔及び配線溝のそれぞれに対して好適なバリア・カバレッジを考慮する必要がある。具体的には、ビア孔のバリア・カバレッジについては、コンタクト抵抗の低減のために底部位におけるバリアメタル膜を薄膜化することや、配線信頼性の向上のために側壁部位におけるバリアメタル膜の膜厚を確保すること、埋込み不良を回避するためにビア孔の肩口近傍におけるいわゆるオーバーハングの発生を抑制することが必須とされる。一方、配線溝のバリア・カバレッジについては、配線抵抗の抑制のためにバリアメタル膜の全体的な薄膜化が望まれる。
デュアルダマシン法では、バリアメタル膜をビア孔及び配線溝に同時に成膜するので、上記の要求を全て満たすことは困難である。本発明では、バリアメタル膜を配線溝とビア孔とで個別に形成するシングルダマシン法を採用し、ビア孔及び配線溝に対してそれぞれ上記のようにバリア・カバレッジを最適化すべく、バリアメタル膜をビア孔と配線溝とで異なる成膜条件（圧力、パワー等の成膜条件に加え、成膜方法等も含む）により形成する。
（ビア孔に対する成膜条件）
バリアメタル膜のビア孔に対する成膜工程において、バリアメタル膜の被覆形状（バリア・カバレッジ）としては、（１）底面では、コンタクト抵抗の低減を目的としたバリアメタル膜の薄膜化、（２）側壁面では、配線信頼性の向上を目的としたバリアメタル膜の膜厚の確保、（３）肩口近傍では、電解メッキ法によるＣｕ埋込み不良の回避を目的としたオーバーハング発生の低減が要求される。
図１及び図２は、各種スパッタ法によりビア孔にバリアメタル膜を形成する様子を示す概略断面図である。
ここでは、例えば下層配線１０１と不図示の上層配線とを接続するためのビア孔１０２を層間絶縁膜１０３にエッチングストッパ膜１０４及びハードマスク１０５を用いて形成した場合に、スパッタ法によりビア孔１０２の内壁を覆うように層間絶縁膜１０３上にＴａのバリアメタル膜１０６を形成し、その後にメッキ法によりビア孔１０２を埋め込むようにＣｕ１０７を堆積する。ここで、バリアメタル膜１０６を形成する際のスパッタ法として、ロングスロー・スパッタ法を用いる場合を図１（ａ）に、バイアス・スパッタ法を用いる場合を図１（ｂ）に、マルチステップ・スパッタ法を用いる場合を図２（ａ）に、１ステップの低パワー・スパッタ法を用いる場合を図２（ｂ）にそれぞれ示す。
ここで、ロングスロー・スパッタ法は基板とターゲットとの距離を通常よりも長く設定して成膜する手法であり、図１（ａ）の例では、ターゲットパワーが１０ｋＷ〜２０ｋＷ、圧力が４×１０-2Ｐａの条件で基板バイアスを印加せずに実行する。
バイアス・スパッタ法は、基板にバイアス電圧を印加しながら成膜を行う手法であり、図１（ｂ）の例では、ターゲットパワーが１０ｋＷ〜２０ｋＷ、圧力が４×１０-2Ｐａ、基板バイアスが２００Ｗ〜５００Ｗの条件で実行する。
マルチステップ・スパッタ法は、スパッタ堆積とスパッタ・エッチングとを組み合わせた２段階以上のスパッタを実行する手法であり、図２（ａ）の例では、第１ステップではターゲットパワーが１０ｋＷ〜２０ｋＷ、圧力が４×１０-2Ｐａ、基板バイアスが０Ｗ〜３００Ｗの条件でロングスロー・スパッタを実行し、第２ステップではターゲットパワーが０．２ｋＷ〜５ｋＷ、圧力が３×１０-1Ｐａ〜７×１０-1Ｐａ、基板バイアスが２００Ｗ〜５００Ｗの条件でバイアス・スパッタ・エッチングを実行する。
１ステップの低パワー・スパッタ法は、バイアス・スパッタ法の一種であって、通常のバイアス・スパッタ法よりもターゲットパワーを低く設定して成膜する手法であり、図２（ｂ）の例では、ターゲットパワーが０．１ｋＷ〜５ｋＷ、圧力が４×１０-2Ｐａ、基板バイアスが１００Ｗ〜４５０Ｗの条件で実行する。
上記の（１）〜（３）の３つの要求は、マルチステップ・スパッタ法を採用することで達成される。マルチステップ・スパッタ法では、初めにビア孔１０２の底面に適量な膜厚のバリアメタル膜１０６を成膜し、続いて前記底面のバリアメタル膜１０６をスパッタ・エッチングし、バリアメタル膜１０６の前記底面及び側壁面における膜厚の補強を行う。
ここで、バイアス・スパッタ法においては、成膜条件を選択することにより、半導体基板に入射するスパッタ粒子の堆積速度（Ｖｄ）と、堆積した膜の再スパッタによる半導体基板からから再飛散するエッチング速度（Ｖｅ）との比（Ｖｄ／Ｖｅ）を制御することが可能である。
図３は、バリアメタル膜のバイアス・スパッタ工程において、成膜時間と、比（Ｖｄ／Ｖｅ）との定量的関係を示す特性図である。ここで、一般的なバイアス・スパッタ法として、ターゲットパワーが１０ｋＷ、圧力が４×１０-2Ｐａ、基板バイアスが２００Ｗの条件で行い、バイアス・スパッタ・エッチングとして、ターゲットパワーが０．５ｋＷ、圧力が３×１０-1Ｐａ〜７×１０-1Ｐａ、基板バイアスが２００Ｗの条件で行った。
一般的なバイアス・スパッタ法では、ある程度の成膜レートを維持するためにＶｄ／Ｖｅの比率が２．５以上の範囲で成膜を行うのが通常である。このＶｄ／Ｖｅの範囲では、堆積の割合がエッチングの割合よりも大きく、再スパッタ効果が小さい。この場合、開口パターンの側壁面における被覆率を確保するために成膜時間や基板バイアスを増加する必要があるが、オーバーハングの増加や成膜時のパーティクルの増加、薄膜化困難等の弊害を生む。
また、マルチステップ・スパッタ法におけるバイアス・スパッタ・エッチングでは、エッチング要素を強めるという目的のために、Ｖｄ／Ｖｅの比率が１未満（例えば０．７５程度）の範囲を選択することが多い。この範囲では、膜材料であるＴａイオンの寄与が小さく、Ａｒイオンによるエッチング効果が大きいため、殆ど膜材料が堆積しない状態で成膜が進行する。このエッチング効果は、成膜時の圧力(Ａｒ雰囲気の圧力)を高くするほど増加する傾向にあり、開口パターンの肩口部における膜削れ、開口パターン内壁面の底面の膜削れが大きくなり、それぞれ配線間ショートや開口パターンの位置ずれに伴う絶縁膜中へのＣｕ拡散等の障害を起こす可能性が高い。
また、１ステップの低パワー・スパッタ法では、成膜条件としてＶｄ／Ｖｅの比率を成膜時の全体を通して１＜Ｖｄ／Ｖｅ＜２となるように制御して成膜を実施する。この範囲で成膜することにより、開口パターン内壁面の全面にわたる薄い均一なバリアメタル膜が得られる。即ちこの場合、Ｔａイオンの供給とＡｒイオンによる再スパッタとが均衡し、開口パターンの肩口部や底面における局部的なエッチングが抑制され、底面においてもある一定量のＴａが確保される。また、再スパッタ効果によるビア孔の側壁面における膜厚の補強も適度に進行するため、結果として、開口パターン内壁面の全面にわたり被覆率の良い薄い均一なバリアメタル膜が得られることになる。
本発明では、ビア孔へバリアメタル膜を形成するに際してマルチステップ・スパッタ法を適用し、第１ステップではＶｄ／Ｖｅ＞１の範囲となるように成膜条件を設定し、続く第２ステップではＶｄ／Ｖｅ＜１の範囲になるように低パワーの成膜条件を設定しておく。この場合、ビア孔内壁における側壁面及び底面のバリア・カバレッジの関係は、側壁面の膜厚に対して底面の膜厚が ０％〜１５０％の範囲になることが望ましく、この膜厚比率を達成するように各ステップの成膜条件を調整する。また、Ｖｄ／Ｖｅ＜１の範囲では、底面におけるバリアメタル膜の削れが進行する場合があるが、この場合、０ｎｍ〜１００ｎｍ程度の削れ範囲になるように第２のステップの条件を調整する。
（配線溝に対する成膜条件）
配線溝に対する成膜工程において、バリア・カバレッジとしては、配線抵抗の低減を目的としたバリアメタル膜の配線溝内壁（側壁面及び底面）における薄膜化が要求される。この要求を満たすためには、図２（ｂ）に示す１ステップの低パワー・スパッタ法が適している。
１ステップの低パワー・スパッタ法では、上記のＶｄ／Ｖｅとの関係で記述したとおり、開口パターン内壁の側壁面及び底面へ被覆率良く成膜することができる。従って、成膜条件を最適化することにより、バリアメタル膜を膜厚の均一性を保った状態で薄膜化することが可能となる。
この場合、配線溝内壁におけるバリア・カバレッジとしては、側壁面の膜厚に対して底面の膜厚が７０％〜１３０％の範囲になることが望ましく、この膜厚比率が達成するように成膜条件を調整する。また、配線溝の成膜方法としては、化学気相成長法（Chemical Vapor Deposition：ＣＶＤ法）を適用しても良い。一般的に、ＣＶＤ法による成膜では配線パターンに対して均一な膜厚で膜堆積が進行する(コンフォーマル成長)。従って、上記の膜厚比率を７０％〜１３０％に維持したまま、バリアメタル膜の薄膜化が達成される。また、配線溝の成膜方法としては、ＡＬＤ(Atomic Layer Deposition)法を用いても、同様なバリア・カバレッジが達成できる。
（ビア孔と配線溝とにおける成膜条件の関係）
バリアメタル膜のビア孔に対する要求及び配線溝に対する要求を勘案し、バリアメタル膜のビア孔の底面における膜厚と側壁面における膜厚との比を、配線溝の底面における膜厚と側壁面における膜厚との比よりも小さくすることが好適である。これは、上述のようにビア孔にはマルチステップ・スパッタ法を適用し、配線溝には１ステップの低パワー・スパッタ法を適用することにより達成される。
−本発明の具体的な実施形態−
以下、本発明をダマシン法によるＣｕ配線の形成（及びビア接続）に適用した具体的な諸実施形態について説明する。
（第１の実施形態）
図４及び図５は、第１の実施形態による配線の形成方法を工程順に示す概略断面図である。
先ず、図４（ａ）に示すように、不図示の半導体基板にＭＯＳトランジスタ等の半導体素子を形成した後、この半導体素子と接続されるように、下層配線１を形成する。この下層配線１は層間絶縁膜２１及びエッチングストッパ膜２２に配線溝が形成され、バリアメタル膜２３を介してメッキ成膜されるものである。なお、バリアメタル膜２３は例えば１ステップの低パワー・スパッタ法により後述するバリアメタル膜１４と同様に形成されるものである。
続いて、例えばＳｉＯ＋ＳｉＣのような材料を用いて、下層配線１上に膜厚数１０ｎｍ程度のエッチングストッパ膜２を形成した後、ＳＯＧ法又はＣＶＤ法により、有機系又は無機系の絶縁材料を用いてエッチングストッパ膜２上に膜厚数１００ｎｍ程度の層間絶縁膜３を形成する。そして、例えばＳｉＯ＋ＳｉＣのような材料を用いて、この層間絶縁膜３上に開口を有するハードマスク４を形成した後、このハードマスク４も用いたプラズマエッチングにより、層間絶縁膜３に直径０．１μｍ〜０．１５μｍ程度、深さ３００ｎｍ〜７００ｎｍ程度（アスペクト比＞２．５）のビア孔５を形成する。エッチングガスにはＣＦ系ガス、ＮＨ3系ガス、Ｎ2／Ｈ2ガスを用いる。このとき、エッチングストッパ膜２にも開口が形成され、ビア孔５の底面に下層配線１の表面が露出する。
続いて、図４（ｂ）に示すように、２ステップのマルチステップ・スパッタにより、Ｔａ（又はＴａＮ）を材料としてビア孔５の内壁面を覆うようにハードマスク４上にバリアメタル膜６を形成する。具体的に、先ず第１ステップでは、Ｖｄ／Ｖｅ＞１の範囲となる成膜条件、ここではターゲットパワーを１０ｋＷ〜２０ｋＷ、圧力を４×１０-2Ｐａ、基板バイアスを０Ｗ〜３００Ｗとし、フィールド部（バリアメタル膜の形成対象部位以外の形成部位、ここではハードマスク４上）における堆積膜厚が３ｎｍ〜２０ｎｍ程度となるように成膜する。ここで、第１ステップでは、マルチステップ・スパッタ法の替わりに基板バイアスを０Ｗとしたロングスロー・スパッタ法を用いても良い。次に第２ステップでは、Ｖｄ／Ｖｅ＜１の範囲となる成膜条件、ここではターゲットパワーを０．２ｋＷ〜５ｋＷ、圧力を３×１０-1Ｐａ〜７×１０-1Ｐａ、基板バイアスを２００Ｗ〜５００Ｗとし、５秒〜２０秒間の範囲内で成膜し、バリアメタル膜６を形成する。
続いて、図４（ｃ）に示すように、バリアメタル膜６を介してビア孔５の内壁面を覆うように層間絶縁膜３上にＣｕを材料としてシード金属膜７をスパッタ形成する。スパッタ条件としては、ターゲットパワーを５ｋＷ〜３０ｋＷ、圧力を１×１０-5Ｐａ〜１０Ｐａ、基板バイアスを２００Ｗ〜５００Ｗとし、膜厚４０ｎｍ〜１５０ｎｍ程度にシード金属膜７を形成する。
続いて、図４（ｄ）に示すように、シード金属膜７を電極として、メッキ法によりＣｕ８でビア孔５内を埋め込む。このとき、硫酸銅浴を用い、電流密度を７Ａ／ｃｍ2〜３０Ａ／ｃｍ2として、膜厚５００ｎｍ〜２０００ｎｍ程度にＣｕ８を堆積する。
続いて、図４（ｅ）に示すように、有機酸スラリー液を用い、例えばハードマスク４をストッパとしてＣｕ８及びハードマスク４上のバリアメタル膜６をＣＭＰ法により研磨除去し、バリアメタル膜６を介してビア孔５をＣｕ８で充填してなるビアプラグ９を形成する。
続いて、図５（ａ）に示すように、例えばＳｉＯ＋ＳｉＣのような材料を用いて、ハードマスク４上に膜厚数１０ｎｍ程度のエッチングストッパ膜１０を形成した後、ＳＯＧ法又はＣＶＤ法により、有機系又は無機系の絶縁材料を用いてエッチングストッパ膜１０上に膜厚数１００ｎｍ程度の層間絶縁膜１１を形成する。そして、例えばＳｉＯ＋ＳｉＣのような材料を用いて、この層間絶縁膜１１上に開口を有するハードマスク１２を形成した後、このハードマスク１２を用いたプラズマエッチングにより、層間絶縁膜１１に幅０．１μｍ〜３．０μｍ程度、深さ数１００ｎｍ程度の配線溝１３を形成する。エッチングガスにはＣＦ系ガス、ＮＨ3系ガス、Ｎ2／Ｈ2ガスを用いる。このとき、エッチングストッパ膜１０にも開口が形成され、配線溝１３の底面にビアプラグ９の表面が露出する。
続いて、図５（ｂ）に示すように、１ステップの低パワー・スパッタ法により、配線溝１３の内壁面を覆うバリアメタル膜１４を形成する。具体的には、１＜Ｖｄ／Ｖｅ＜２を満たすスパッタ条件、ここではターゲットパワーを０．２ｋＷ〜５ｋＷ、圧力を４×１０-2Ｐａ、基板バイアスを１５０Ｗ〜４５０Ｗとする。この条件でＴａ（又はＴａＮ）を材料としてスパッタすることにより、フィールド部（ここではハードマスク１２上）にはＴａが殆ど堆積することなく（膜厚１ｎｍ〜５ｎｍ程度）、配線溝１３の内壁面を覆うように５ｎｍ以下で均一な膜厚にバリアメタル膜１４が形成される。
続いて、図５（ｃ）に示すように、バリアメタル膜１４を介して配線溝１３の内壁面を覆うように層間絶縁膜１１上にＣｕを材料としてシード金属膜１５をスパッタ形成する。スパッタ条件としては、ターゲットパワーを５ｋＷ〜３０ｋＷ、圧力を１×１０-5Ｐａ〜１０Ｐａ、基板バイアスを２００Ｗ〜５００Ｗとし、膜厚４０ｎｍ〜１５０ｎｍ程度にシード金属膜１５を形成する。
続いて、図５（ｄ）に示すように、シード金属膜１５を電極として、メッキ法によりＣｕ８で配線溝１３内を埋め込む。このとき、硫酸銅浴を用い、電流密度を７Ａ／ｃｍ2〜３０Ａ／ｃｍ2として、膜厚５００ｎｍ〜２０００ｎｍ程度にＣｕ１６を堆積する。
そして、図５（ｅ）に示すように、有機酸スラリー液を用い、例えばハードマスク１２をストッパとしてＣｕ１６及びハードマスク１２上のバリアメタル膜１４をＣＭＰ法により研磨除去し、バリアメタル膜１４を介して配線溝１３をＣｕ１６で充填してなる配線層１７を形成する。これにより、ビアプラグ９と配線層１７とが電気的に接続されてなるシングルダマシン構造の配線構造１８を完成させる。
しかる後、更なる層間絶縁膜や配線構造等の形成工程を経て、ＭＯＳトランジスタ等の半導体素子及びこれと接続されてなる配線構造等を有する半導体装置を完成させる。
なお、バリアメタル膜６，１４のスパッタ材料としては、Ｔａの替わりにＴｉ，Ｗ，Ｚｒ，Ｖから選ばれた少なくとも１種の高融点金属やこれらの窒化物を用いても良い。また、この成膜ステップの予備ステップとして、放電開始ステップ、放電安定ステップ、放電終了ステップ、基板除電ステップを含むものとする。なおここで、基板除電ステップを有しない等とする場合も有り得る。また、シード金属膜７，１５の材料としては、Ｃｕの替わりにＡｌ，Ｔｉ，Ｚｒ，Ｎｉ，Ａｇ，Ｐｄ等を含有するＣｕ合金を用いても良い。
ここで、本発明に対する比較例として、従来のシングルダマシン法による配線構造の形成におけるバリアメタル膜の成膜工程を例示する。従来では、図６（ａ）に示すように、ビア孔５の内壁面にバリアメタル膜１１１を形成する場合と、図６（ｂ）に示すように、配線溝１３の内壁面にバリアメタル膜１１２を形成する場合とで、共にバイアス・スパッタ法により同一の成膜条件で実行する。具体的にはターゲットパワーが１０ｋＷ〜２０ｋＷ、圧力が４×１０-2Ｐａ、基板バイアスが２００Ｗ〜５００Ｗの条件により膜厚１０ｎｍ〜３０ｎｍ程度にバリアメタル膜１１１，１１２を形成する。
この比較例では、バリアメタル膜１１１，１１２を個別に成膜条件を考慮することなく同条件で形成しており、ビア孔と配線溝とでは要求されるバリア・カバレッジが異なるため、必然的にビア孔及び配線溝の内壁面に所望膜厚のバリアメタル膜を形成することはできない。
これに対して、本実施形態の配線構造の形成方法によれば、ビア孔５及び配線溝１３に対して、それぞれバリアメタル膜６，１４の成膜条件を最適化、ここでは共にスパッタ法を用い、バリアメタル膜６の形成には例えばマルチステップ・スパッタ法を、バリアメタル膜１４の形成には例えば１ステップの低パワー・スパッタ法を適用する。従って、ビア抵抗や配線抵抗などの電気特性や、Ｃｕ埋込み性、エレクトロ・マイグレーション耐性などの配線信頼性を向上させた微細配線構造を実現することができる。
（第２の実施形態）
図７及び図８は、第２の実施形態による配線の形成方法を工程順に示す概略断面図である。
先ず、図７（ａ）に示すように、不図示の半導体基板にＭＯＳトランジスタ等の半導体素子を形成した後、この半導体素子と接続されるように、下層配線１を形成する。この下層配線１は層間絶縁膜２１及びエッチングストッパ膜２２に配線溝が形成され、バリアメタル膜４１を介してメッキ成膜されるものである。なお、バリアメタル膜４１は例えばＣＶＤ法により後述するバリアメタル膜３１と同様に形成されるものである。
続いて、例えばＳｉＯ＋ＳｉＣのような材料を用いて、下層配線１上に膜厚数１０ｎｍ程度のエッチングストッパ膜２を形成した後、ＳＯＧ法又はＣＶＤ法により、有機系又は無機系の絶縁材料を用いてエッチングストッパー膜２上に膜厚数１００ｎｍ程度の層間絶縁膜３を形成する。そして、例えばＳｉＯ＋ＳｉＣのような材料を用いて、この層間絶縁膜３上に開口を有するハードマスク４を形成した後、このハードマスク４も用いたプラズマエッチングにより、層間絶縁膜３に直径０．１μｍ〜０．１５μｍ程度、深さ３００ｎｍ〜７００ｎｍ程度（アスペクト比＞２．５）のビア孔５を形成する。エッチングガスにはＣＦ系ガス、ＮＨ3系ガス、Ｎ2／Ｈ2ガスを用いる。このとき、エッチングストッパ膜２にも開口が形成され、ビア孔５の底面に下層配線１の表面が露出する。
続いて、図７（ｂ）に示すように、２ステップのマルチステップ・スパッタにより、Ｔａ（又はＴａＮ）を材料としてビア孔５の内壁面を覆うようにハードマスク４上にバリアメタル膜６を形成する。具体的に、先ず第１ステップでは、Ｖｄ／Ｖｅ＞１の範囲となる成膜条件、ここではターゲットパワーを１０ｋＷ〜２０ｋＷ、圧力を４×１０-2Ｐａ、基板バイアスを０Ｗ〜３００Ｗとし、フィールド部（バリアメタル膜の形成対象部位以外の形成部位、ここではハードマスク４上）における堆積膜厚が３ｎｍ〜２０ｎｍ程度となるように成膜する。ここで、第１ステップでは、マルチステップ・スパッタ法の替わりに基板バイアスを０Ｗとしたロングスロー・スパッタ法を用いても良い。次に第２ステップでは、Ｖｄ／Ｖｅ＜１の範囲となる成膜条件、ここではターゲットパワーを０．２ｋＷ〜５ｋＷ、圧力を３×１０-1Ｐａ〜７×１０-1Ｐａ、基板バイアスを２００Ｗ〜５００Ｗとし、５秒〜２０秒間の範囲内で成膜し、バリアメタル膜６を形成する。
続いて、図７（ｃ）に示すように、バリアメタル膜６を介してビア孔５の内壁面を覆うように層間絶縁膜３上にＣｕを材料としてシード金属膜７をスパッタ形成する。スパッタ条件としては、ターゲットパワーを５ｋＷ〜３０ｋＷ、圧力を１×１０-5Ｐａ〜１０Ｐａ、基板バイアスを２００Ｗ〜５００Ｗとし、膜厚４０ｎｍ〜１５０ｎｍ程度にシード金属膜７を形成する。
続いて、図７（ｄ）に示すように、シード金属膜７を電極として、メッキ法によりＣｕ８でビア孔５内を埋め込む。このとき、硫酸銅浴を用い、電流密度を７Ａ／ｃｍ2〜３０Ａ／ｃｍ2として、膜厚５００ｎｍ〜２０００ｎｍ程度にＣｕ８を堆積する。
続いて、図７（ｅ）に示すように、有機酸スラリ液を用い、例えばハードマスク４をストッパとしてＣｕ８及びハードマスク４上のバリアメタル膜６をＣＭＰ法により研磨除去し、バリアメタル膜６を介してビア孔５をＣｕ８で充填してなるビアプラグ９を形成する。
続いて、図８（ａ）に示すように、例えばＳｉＯ＋ＳｉＣのような材料を用いて、ハードマスク４上に膜厚数１０ｎｍ程度のエッチングストッパー膜１０を形成した後、ＳＯＧ法又はＣＶＤ法により、有機系又は無機系の絶縁材料を用いてエッチングストッパ膜１０上に膜厚数１００ｎｍ程度の層間絶縁膜１１を形成する。そして、例えばＳｉＯ＋ＳｉＣのような材料を用いて、この層間絶縁膜１１上に開口を有するハードマスク１２を形成した後、このハードマスク１２を用いたプラズマエッチングにより、層間絶縁膜１１に幅０．１μｍ〜３．０μｍ程度、深さ数１００ｎｍ程度の配線溝１３を形成する。エッチングガスにはＣＦ系ガス、ＮＨ3系ガス、Ｎ2／Ｈ2ガスを用いる。このとき、エッチングストッパ膜１０にも開口が形成され、配線溝１３の底面にビアプラグ９の表面が露出する。
続いて、図８（ｂ）に示すように、ＣＶＤ法により、配線溝１３の内壁面を覆うバリアメタル膜３１を形成する。具体的には、原料ガスとしてＴｉ｛Ｎ（Ｃ2Ｈ5）4｝：tetrakis(diethylamido)titanium(IV) を用い、成膜圧力を５０Ｐａ〜１００Ｐａ、成膜温度を３５０℃〜４５０℃の条件により、配線溝１３の内壁面を覆うように１ｎｍ〜５ｎｍ程度で均一な膜厚にバリアメタル膜３１が形成される。
続いて、図８（ｃ）に示すように、バリアメタル膜３１を介して配線溝１３の内壁面を覆うように層間絶縁膜１１上にＣｕを材料としてシード金属膜１５をスパッタ形成する。スパッタ条件としては、ターゲットパワーを５ｋＷ〜３０ｋＷ、圧力を１×１０-5Ｐａ〜１０Ｐａ、基板バイアスを２００Ｗ〜５００Ｗとし、膜厚４０ｎｍ〜１５０ｎｍ程度にシード金属膜１５を形成する。
続いて、図８（ｄ）に示すように、シード金属膜１５を電極として、メッキ法によりＣｕ８で配線溝１３内を埋め込む。このとき、硫酸銅浴を用い、電流密度を７Ａ／ｃｍ2〜３０Ａ／ｃｍ2として、膜厚５００ｎｍ〜２０００ｎｍ程度にＣｕ１６を堆積する。
そして、図８（ｅ）に示すように、有機酸スラリー液を用い、例えばハードマスク１２をストッパとしてＣｕ１６及びハードマスク１２上のバリアメタル膜３１をＣＭＰ法により研磨除去し、バリアメタル膜３１を介して配線溝１３をＣｕ１６で充填してなる配線層１７を形成する。これにより、ビアプラグ９と配線層１７とが電気的に接続されてなるシングルダマシン構造の配線構造１８を完成させる。
しかる後、更なる層間絶縁膜や配線構造等の形成工程を経て、ＭＯＳトランジスタ等の半導体素子及びこれと接続されてなる配線構造等を有する半導体装置を完成させる。
なお、バリアメタル膜６，３１のスパッタ材料としては、Ｔａの替わりにＴｉ，Ｗ，Ｚｒ，Ｖから選ばれた少なくとも１種の高融点金属やこれらの窒化物を用いても良い。また、この成膜ステップの予備ステップとして、放電開始ステップ、放電安定ステップ、放電終了ステップ、基板除電ステップを含むものとする。なおここで、基板除電ステップを有しない等とする場合も有り得る。また、シード金属膜７，１５の材料としては、Ｃｕの替わりにＡｌ，Ｔｉ，Ｚｒ，Ｎｉ，Ａｇ，Ｐｄ等を含有するＣｕ合金を用いても良い。
以上説明したように、本実施形態の配線構造の形成方法によれば、ビア孔５及び配線溝１３に対して、それぞれバリアメタル膜６，３１の成膜条件を最適化、ここではバリアメタル膜６にはスパッタ法（例えばマルチステップ・スパッタ法）を、バリアメタル膜３１にはＣＶＤ法をそれぞれ適用することにより、ビア抵抗や配線抵抗などの電気特性や、Ｃｕ埋込み性、エレクトロ・マイグレーション耐性などの配線信頼性を向上させた微細配線構造を実現することができる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１） 基板上の第１の絶縁膜に接続孔を形成する工程と、
第１の成膜条件により、前記接続孔の内壁面を覆うように前記第１の絶縁膜上に第１の下地膜を形成する工程と、
前記接続孔内を前記第１の下地膜を介して第１の導電材料により埋め込む工程と、
前記接続孔内に前記第１の導電材料が残るように、前記第１の絶縁膜上の前記第１の導電材料及び前記第１の下地膜を除去する工程と、
前記第１の導電材料の上面を覆う第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記第１の導電材料の上面を露出させる溝を形成する工程と、
前記第１の成膜条件とは異なる第２の成膜条件により、前記溝の内壁面を覆うように前記第２の絶縁膜上に第２の下地膜を形成する工程と、
前記溝内を前記第２の下地膜を介して第２の導電材料により埋め込む工程と
を含むことを特徴とする配線構造の形成方法。
（付記２）前記第１の下地膜と前記第２の下地膜とを同一の高融点金属材料又はその窒化物材料により成膜することを特徴とする付記１に記載の配線構造の形成方法。
（付記３）前記第１の下地膜と前記第２の下地膜とを異なる高融点金属材料又はその窒化物材料により成膜することを特徴とする付記１に記載の配線構造の形成方法。
（付記４）前記第１の成膜条件と前記第２の成膜条件とでは共に成膜方法がスパッタ法であり、その成膜条件が異なることを特徴とする付記１〜３のいずれか１項に記載の配線構造の形成方法。
（付記５）前記第１の成膜条件では成膜方法がスパッタ法であり、前記第２の成膜条件では成膜方法が化学気相成長法であることを特徴とする付記１〜３のいずれか１項に記載の配線構造の形成方法。
（付記６）前記スパッタ法は、前記基板にバイアス電圧を印加して成膜するバイアス・スパッタ法であることを特徴とする付記４又は５に記載の配線構造の形成方法。
（付記７）前記第１の成膜条件において、前記スパッタ法を、前記第２の下地膜の堆積速度（Ｖｄ）とエッチング速度（Ｖｅ）との比をＶｄ／Ｖｅとして、
Ｖｄ／Ｖｅ＞１
とする第１のスパッタ工程と、
１＜Ｖｄ／Ｖｅ
とする第２のスパッタ工程と
を含む複数のスパッタ工程として実行することを特徴とする付記６に記載の配線構造の形成方法。
（付記８）前記第２の成膜条件において、前記スパッタ法を、前記第２の下地膜の堆積速度（Ｖｄ）とエッチング速度（Ｖｅ）との比をＶｄ／Ｖｅとして、
１＜Ｖｄ／Ｖｅ＜２
の条件で実行することを特徴とする付記６又は７に記載の配線構造の形成方法。
（付記９）前記スパッタ法を、ターゲット電力が０．１ｋＷ以上５．０ｋＷ以下、前記バイアス電圧が１００Ｗ以上４５０Ｗ以下の条件で実行することを特徴とする付記８に記載の配線構造の形成方法。
（付記１０）前記第１の下地膜を、前記接続孔の内壁面における側壁面の膜厚に対して底面の膜厚が０％〜１５０％の範囲内の値となるように成膜することを特徴とする付記７に記載の配線構造の形成方法。
（付記１１）前記第２の下地膜を、前記溝の内壁面における側壁面の膜厚に対して底面の膜厚が７０％〜１３０％の範囲内の値となるように成膜することを特徴とする付記８〜１０のいずれか１項に記載の配線構造の形成方法。
（付記１２）前記第１の導電材料及び前記第２の導電材料が共に銅又は銅を含有する材料であることを特徴とする付記１〜１１のいずれか１項に記載の配線構造の形成方法。
（付記１３）半導体基板と、
前記半導体基板上に設けられ、接続孔を有する第１の絶縁膜と、
前記接続孔の内壁面を覆う第１の下地膜と、
前記接続孔内を前記第１の下地膜を介して埋め込む第１の導電材料と、
前記第１の絶縁膜上に形成され、前記第１の導電材料の上面を露出させる溝を有する第２の絶縁膜と、
前記溝の内壁面を覆う第２の下地膜と、
前記溝内を前記第２の下地膜を介して埋め込む第２の導電材料と
を含み、
前記接続孔の内壁面における前記第１の下地膜の膜厚は側壁面の膜厚に対して底面の膜厚が０％〜１５０％の範囲内の値となり、前記溝の内壁面における前記第２の下地膜の膜厚は側壁面の膜厚に対して底面の膜厚が７０％〜１３０％の範囲内の値となることを特徴とする半導体装置。
（付記１４）半導体基板と、
前記半導体基板上に設けられ、接続孔を有する第１の絶縁膜と、
前記接続孔の内壁面を覆う第１の下地膜と、
前記接続孔内を前記第１の下地膜を介して埋め込む第１の導電材料と、
前記第１の絶縁膜上に形成され、前記第１の導電材料の上面を露出させる溝を有する第２の絶縁膜と、
前記溝の内壁面を覆う第２の下地膜と、
前記溝内を前記第２の下地膜を介して埋め込む第２の導電材料と
を含み、
前記第１の下地膜の前記接続孔の底面における膜厚と側壁面における膜厚との比は、前記第２の下地膜の前記溝の底面における膜厚と側壁面における膜厚との比よりも小さいことを特徴とする半導体装置。
（付記１５）前記第１の下地膜と前記第２の下地膜とは同一の高融点金属材料からなることを特徴とする付記１３又は１４に記載の半導体装置。
（付記１６）前記第１の下地膜と前記第２の下地膜とは異なる高融点金属材料からなることを特徴とする付記１３又は１４に記載の半導体装置。
（付記１７）前記第１の下地膜と前記第２の下地膜とは共にスパッタ膜であることを特徴とする付記１３〜１６のいずれか１項に記載の半導体装置。
（付記１８）前記第１の下地膜はスパッタ膜であり、前記第２の下地膜は化学気相成長膜であることを特徴とする付記１３〜１６のいずれか１項に記載の半導体装置。
（付記１９）前記第１の導電材料及び前記第２の導電材料は共に銅又は銅を含有する材料であることを特徴とする付記１３〜１８のいずれか１項に記載の半導体装置。
各種スパッタ法によりビア孔にバリアメタル膜を形成する様子を示す概略断面図である。 各種スパッタ法によりビア孔にバリアメタル膜を形成する様子を示す概略断面図である。 バイアス・スパッタ工程において、成膜時間と、比（Ｖｄ／Ｖｅ）との定量的関係を示す特性図である。 第１の実施形態による配線構造の形成方法を工程順に示す概略断面図である。 図４に引き続き、第１の実施形態による配線構造の形成方法を工程順に示す概略断面図である。 本発明に対する比較例として、従来のシングルダマシン法による配線構造の形成におけるバリアメタル膜の成膜工程を示す概略断面図である。 第２の実施形態による配線構造の形成方法を工程順に示す概略断面図である。 図７に引き続き、第２の実施形態による配線構造の形成方法を工程順に示す概略断面図である。
符号の説明
１，１０１ 下層配線
２，２２，１０４ エッチングストッパ膜
３，１１，２１，１０３ 層間絶縁膜
４，１２，１０５ ハードマスク
５，１０２ ビア孔
６，１４，２３，３１，４１，１０６，１１１，１１２ バリアメタル膜
７，１５ シード金属膜
８，１６，１０７ Ｃｕ
９ ビアプラグ
１３ 配線溝
１７ 配線層
１８ 配線構造

Claims (2)

  1. 基板上の第１の絶縁膜に接続孔を形成する工程と、
    第１の成膜条件により、前記接続孔の内壁面を覆うように前記第１の絶縁膜上に第１の下地膜を形成する工程と、
    前記接続孔内を前記第１の下地膜を介して第１の導電材料により埋め込む工程と、
    前記接続孔内に前記第１の導電材料が残るように、前記第１の絶縁膜上の前記第１の導電材料及び前記第１の下地膜を除去する工程と、
    前記第１の導電材料の上面を覆う第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜に、前記第１の導電材料の上面を露出させる溝を形成する工程と、
    前記第１の成膜条件とは異なる第２の成膜条件により、前記溝の内壁面を覆うように前記第２の絶縁膜上に第２の下地膜を形成する工程と、
    前記溝内を前記第２の下地膜を介して第２の導電材料により埋め込む工程と
    を含み、
    前記第１の成膜条件と前記第２の成膜条件とでは共に成膜方法がスパッタ法であり、
    前記第１の成膜条件を、前記第１の下地膜の堆積速度（Ｖｄ）とエッチング速度（Ｖｅ）との比をＶｄ／Ｖｅとして、
    Ｖｄ／Ｖｅ＞１
    とする第１のスパッタ工程と、
    Ｖｄ／Ｖｅ＜１
    とする第２のスパッタ工程と
    を含む複数のスパッタ工程として実行するとともに、
    前記第２の成膜条件を、前記第２の下地膜の堆積速度（Ｖｄ）とエッチング速度（Ｖｅ）との比をＶｄ／Ｖｅとして、
    １＜Ｖｄ／Ｖｅ＜２
    の条件で実行し、前記第２の下地膜を、前記溝の内壁面における側壁面の膜厚に対して底面の膜厚が７０％〜１３０％の範囲内の値となるように成膜することを特徴とする配線構造の形成方法。
  2. 前記スパッタ法は、前記基板にバイアス電圧を印加して成膜するバイアス・スパッタ法であることを特徴とする請求項１に記載の配線構造の形成方法。
JP2004064486A 2004-03-08 2004-03-08 配線構造の形成方法 Expired - Fee Related JP4339152B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2004064486A JP4339152B2 (ja) 2004-03-08 2004-03-08 配線構造の形成方法
US10/927,006 US7358180B2 (en) 2004-03-08 2004-08-27 Method of forming wiring structure and semiconductor device
TW093126023A TWI280634B (en) 2004-03-08 2004-08-30 Method of forming wiring structure and semiconductor device
CNB2004100120283A CN1316591C (zh) 2004-03-08 2004-09-28 形成布线结构的方法和半导体器件
US12/071,089 US8373274B2 (en) 2004-03-08 2008-02-15 Method of forming wiring structure and semiconductor device comprising underlying refractory metal layers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004064486A JP4339152B2 (ja) 2004-03-08 2004-03-08 配線構造の形成方法

Publications (2)

Publication Number Publication Date
JP2005252193A JP2005252193A (ja) 2005-09-15
JP4339152B2 true JP4339152B2 (ja) 2009-10-07

Family

ID=34909355

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004064486A Expired - Fee Related JP4339152B2 (ja) 2004-03-08 2004-03-08 配線構造の形成方法

Country Status (4)

Country Link
US (2) US7358180B2 (ja)
JP (1) JP4339152B2 (ja)
CN (1) CN1316591C (ja)
TW (1) TWI280634B (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100607809B1 (ko) 2004-03-30 2006-08-02 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
JP2007250624A (ja) * 2006-03-14 2007-09-27 Fujitsu Ltd 半導体装置の製造方法
JP2007266073A (ja) * 2006-03-27 2007-10-11 Toshiba Corp 半導体装置及びその製造方法
US7516785B2 (en) * 2006-10-13 2009-04-14 Exxonmobil Upstream Research Company Method of developing subsurface freeze zone
JP4265668B2 (ja) * 2007-03-08 2009-05-20 ソニー株式会社 回路基板の製造方法および回路基板
JP5346497B2 (ja) * 2007-06-12 2013-11-20 株式会社半導体エネルギー研究所 半導体装置
JP5211730B2 (ja) 2008-02-12 2013-06-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8513119B2 (en) 2008-12-10 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bump structure having tapered sidewalls for stacked dies
US20100171197A1 (en) * 2009-01-05 2010-07-08 Hung-Pin Chang Isolation Structure for Stacked Dies
US8791549B2 (en) 2009-09-22 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside interconnect structure connected to TSVs
US8466059B2 (en) 2010-03-30 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer interconnect structure for stacked dies
CN102543835B (zh) * 2010-12-15 2015-05-13 中国科学院微电子研究所 开口的填充方法
JP5754209B2 (ja) * 2011-03-31 2015-07-29 大日本印刷株式会社 半導体装置の製造方法
US8900994B2 (en) 2011-06-09 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for producing a protective structure
CN106158733A (zh) * 2015-04-22 2016-11-23 中国科学院微电子研究所 一种铜互连结构及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5354712A (en) * 1992-11-12 1994-10-11 Northern Telecom Limited Method for forming interconnect structures for integrated circuits
US6174810B1 (en) * 1998-04-06 2001-01-16 Motorola, Inc. Copper interconnect structure and method of formation
JPH11317446A (ja) * 1998-05-01 1999-11-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000091422A (ja) * 1998-09-16 2000-03-31 Sony Corp 多層配線構造の製造方法
JP2000150647A (ja) * 1998-11-11 2000-05-30 Sony Corp 配線構造およびその製造方法
JP2001284449A (ja) * 2000-03-31 2001-10-12 Sony Corp 半導体装置の製造方法
US6642146B1 (en) * 2001-03-13 2003-11-04 Novellus Systems, Inc. Method of depositing copper seed on semiconductor substrates
JP3540302B2 (ja) 2001-10-19 2004-07-07 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
JP4198906B2 (ja) 2001-11-15 2008-12-17 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
JP4242136B2 (ja) 2002-10-31 2009-03-18 富士通マイクロエレクトロニクス株式会社 配線構造の形成方法
DE10261466B4 (de) * 2002-12-31 2007-01-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer leitenden Barrierenschicht mit verbesserten Haft- und Widerstandseigenschaften

Also Published As

Publication number Publication date
US8373274B2 (en) 2013-02-12
JP2005252193A (ja) 2005-09-15
US20050194691A1 (en) 2005-09-08
TWI280634B (en) 2007-05-01
US7358180B2 (en) 2008-04-15
TW200531132A (en) 2005-09-16
US20080142973A1 (en) 2008-06-19
CN1316591C (zh) 2007-05-16
CN1667811A (zh) 2005-09-14

Similar Documents

Publication Publication Date Title
KR100365643B1 (ko) 반도체 장치의 다마신 배선 형성 방법 및 그에 의해형성된 다마신 배선 구조체
US6627523B2 (en) Method of forming a metal wiring in a semiconductor device
JP4658808B2 (ja) 配線構造の形成方法
US7470612B2 (en) Method of forming metal wiring layer of semiconductor device
US8373274B2 (en) Method of forming wiring structure and semiconductor device comprising underlying refractory metal layers
JP2000150647A (ja) 配線構造およびその製造方法
US20090166867A1 (en) Metal interconnect structures for semiconductor devices
US7723227B1 (en) Methods of forming copper-comprising conductive lines in the fabrication of integrated circuitry
US8252690B2 (en) In situ Cu seed layer formation for improving sidewall coverage
JP2004153162A (ja) 配線構造の形成方法
JP2005228818A (ja) 半導体装置の製造方法
JP2005129831A (ja) 半導体装置の製造方法
JP3269490B2 (ja) 半導体集積回路装置およびその製造方法
KR100720402B1 (ko) 듀얼 다마센 공정을 이용한 금속 배선 형성 방법
KR100834283B1 (ko) 금속 배선 형성 방법
JP2000353703A (ja) 半導体装置の製造方法
KR100698743B1 (ko) 반도체 소자의 제조 방법
JP2002280449A (ja) 半導体装置の製造方法
KR101161665B1 (ko) 반도체 소자의 다층금속배선 형성방법
KR100642908B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20090113621A (ko) 증착 및 식각을 통한 반도체 소자의 금속배선 형성방법
KR20090126884A (ko) 반도체 소자의 금속배선 및 그 제조방법
JP2002368081A (ja) 半導体装置の製造方法
KR20090060561A (ko) 구리 베리어막의 스텝 커버리지 개선 방법
JP2004014816A (ja) 半導体製造方法および半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051026

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071129

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090303

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090501

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090602

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090701

R150 Certificate of patent or registration of utility model

Ref document number: 4339152

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120710

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120710

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120710

Year of fee payment: 3

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120710

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120710

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130710

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees