TW200303527A - Data processing apparatus - Google Patents
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Description
200303527 五、發明說明(1) [發明所屬之技術領域] 本發明有關於/種在將從主電腦按規定的格式輸出 的資料記錄到C D - R (只寫一次型C D ) / c D - R W (可多次重複寫 入型C D )碟片等記錄媒體時,對資料的錯誤檢測碼與錯誤 校正碼進行附加處理的錯誤校正處理裝置。 [先前技術] 目前’作為將資料儲存在記錄媒體中的資料記錄裝 置,係為採用光碟作為紀錄媒體的光碟記錄設備。作為 這樣的光碟媒體記錄裝置,比如作為只可一次寫入資料 的CD-R光碟,或可以反復多次寫入的cd-RW光碟的設備’ 通常是使用CD-R/CD-RW驅動ϋ。在此種CD_R/CD — RW系統 中’在讀取光碟中的資料時,為了進行錯誤校正處理, 在資料寫入時,必須要在被記錄的資料中附加錯誤檢測 碼EDC以及錯誤校正碼ECC,將其整體編碼構成記錄的資 料。 第8圖是目前CD-R/CD-RW系統構成的方框圖。 CD-R/CD -RW系統是由CD-ROM解碼器1、數位信號處理電路 2、類比信號處理電路3、讀寫頭4、讀寫頭控制器6、緩 衝RAM7與微處理器8組成。 CD-ROM解碼器1讀取從主電腦送出的2048位元組的資 料,對這些資料附加錯誤校正碼ECCUrror Correction Code)以及錯誤檢測碼EDC(Error Detection Code)。如 第9圖所示,如此生成的CD- ROM資料,把2 3 5 2位元組(24 位元組X 9 8幀)作為一個資料塊處理,在模式1的情況
200303527 五、發明說明(2) 下,各資料塊由同步資料(1 2位元組)、表頭(4位元組 )、用戶資料(2 0 4 8位元組)、錯誤檢測碼E D C ( 4位元 組)、空資料(8位元組)以及錯誤校正碼ECC ( 2 7 6位元 組)組成。另外,除了 1 2位元組的同步資料以外,對 2 3 4 0位元組的資料進行擾頻(保密)處理以後輸出。近年 來,C D - R 0 Μ解碼器1形成對從光碟讀出的c D — R 〇 M資料進^ 錯誤校正處理以及錯誤檢測處理的複合化(再生)敦 丁 與解碼化(記錄)裝置組合的形式。此CD_R〇M解馬=1 般是將再生系統與記錄系統的各個電路共用化。而^ 〜 關於CD-R/RW系統,這裏說明的僅僅是記錄系統的功 關於再生系統未作說明。 先, 數位仏就處理電路2 Ί買取從C D - R 0 Μ解碼器1輸出 框(2 4位元組)為單位之c D - R 0 Μ資料,藉由對讀次以1 實施規定的運算處理而生成根據CIRC碼 Λ貝料 (Cross-Interleave Reed-So 1 omon Code )的匸丨 ^ 然後對附有q、C2碼的CD-ROM資料實施交叉處理之 行EFM調製,然後輪出到類比信號處理電路3。類比4 a ’進 處理,路3 _列地接收從數位信號處理電路2輸出 = 料,讀取這些資料的電位變化而控制照射至光 I貪 射。 ”上的鐺 項寫頭4對光碟5照射鐳射,在從光碟5讀出 日1碑5以R〇M解碼器1將解碼化的f料記錄至光碟5上的同 光業5可以是具有只寫一次記錄膜的⑶巧碟片 上。 有可多次重複寫入記錄膜的CD_RW碟片。 —是具 K磲片是轉由
200303527 五、發明說明(3) 使由有機色素形成的記錄膜在高能鐳射熱度的作用下溶 解,形成孔狀凹槽而實現資料的記錄。而C D - R W碟片是藉 由在鐳射的速冷、速熱的作用下在記錄層形成非結晶 相,而改變光的反射率來實現資料的記錄。讀寫頭控制 電路6根據從光碟5讀取的信號,對應光碟5而控制讀寫頭 4的相對位置。 緩衝RAM 7與CD-ROM解碼器1連接,暫時儲存從主電腦 輸入CD-ROM解碼器1的CD-ROM資料。CD-ROM解碼器1以一 個資料塊為單位算出錯誤檢測測碼EDC和錯誤校正碼 ECC,同時將算出的碼附加到每個資料塊上,因此CD-ROM 解碼器1上處理的資料至少要有1資料塊CD-ROM資料。於 是,所設置的緩衝R A Μ 7必須具有記憶一個資料塊以上的 儲存容量,以確保各種處理正常進行。 控制微處理器8是由内置有可記憶控制程式之記憶體 的單晶片微處理器所構成,可根據其控制程式,而控、制 C D - R 0 Μ解碼器1的動作,同時還將從主電腦輸入的命令資 料儲存在内置的記憶體晨5並根據主電腦的指令控制各 部的動作。 上述的CD-ROM解碼器1 ,對CD-ROM資料附加錯誤檢測 碼以及錯誤校正碼的處理是與從主電腦向C D - R 0 Μ的資料 輸入、至資料信號處理電路2的CD-ROM資料輸出是並行進 行的。此時,在CD-ROM解碼器1中所包含之可進行錯誤校 正處理和錯誤檢測處理的各個處理電路是按順序地進行 各自的處理的,因此,當各個處理合併在一起,就要分
10819pif.ptd 第7頁 200303527 五、發明說明(4) 時間段對緩衝R A Μ進行存取。此時,如果一個錯誤校正處 理正在進行時,對緩衝R A Μ的存取被這個處理所佔有,而 其他的對緩衝R A Μ 7的存取的申請就被設置為等待狀態。 於是,無論每個錯誤校正處理或錯誤檢測處理速度有多 快,C D - R 0 Μ解碼器1要使全體完成處理還需一定的時間。 因此要想使處理速度進一步實現高速化是困難的。 [發明内容] 有鑑於此,本發明之一目的是提供一種能夠提高錯 誤校正處理的效率、使系統整體的處理速度高速化的錯 誤校正處理裝置。 為了解決上述問題,本發明的構成特徵是,在與連 接緩衝記憶體連接的,對以規定的位元組數單位構成資 料塊的數位資料進行緩衝存取的同時,進行錯誤檢測碼 以及錯誤校正碼的附加處理的裝置中,具有:將上述數 位資料以1資料塊為單位寫入至上述緩衝記憶體的第1、介 面;將從上述緩衝記憶體以1資料塊為單位讀取上述數位 資料後算出錯誤檢測碼的檢出處理電路;附加上述錯誤 檢測碼的上述數位資料以1資料塊為單位讀取後,算出錯 誤校正碼的錯誤校正電路;儲存上述數位資料、上述錯 誤檢測碼以及上述錯誤校正碼的内部記憶體;將上述内 部記憶體儲存的資料以1資料塊為單位輸出的第2介面。 為讓本發明之上述和其他目的、特徵、和優點能更 明顯易懂,下文特舉一較佳實施例,並配合所附圖式, 作詳細說明如下:
10819pi f. ptd 第8頁 200303527 五、發明說明(5) [實施方式] 第1圖為繪示本發明一實施例的CD —R〇M解碼器的概要 構成的方框圖。CD-ROM解碼器1 1是由形成在同一塊半導 體基板上的主介面1 2、外部記憶體控制電路丨3、EDC處理 電路14、ECC處理電路17、内部記憶體控制電路15、内部 RAM 1 6與DSP介面1 8所構成。在此CD-ROM解碼器1 1中外掛 有緩衝R Α Μ 1 9。這裏表示的c D - R 0 Μ解碼器1 1與緩衝r a Μ 1 9 係分別對應於第8圖所示的CD-ROM解碼器1與緩衝RAM 7。 主介面12與主電腦連接,並成為cd-rqm解碼器η與 主電腦的介面。外部記憶體控制電路1 3與外加在CD-ROM 解碼器1 1上的緩衝R A Μ 1 9連接,並控制對緩衝r a Μ 1 9之 CD-ROM資料的寫入與讀取。 緩衝RAMI 9是由SRAM(靜態隨機存取記憶體)等可以自 由寫入和讀取資料的記錄媒體所構成,可以暫時儲存由 主介面12或者DSP介面18讀取的CD-ROM資料。EDC處理、電 路1 4在算出C D - R 〇 Μ資料記錄時的錯誤檢測碼e D C ( P ) (E D C 配類),並且檢測C D - R 0 Μ資料再生時是否有錯誤 碼。ECC處理電路1 7算出CD-ROM資料記錄時錯誤校正碼 E C C ( P碼語、Q碼語的各種配類)的同時,對c d - R 〇 Μ資料 再生時的資料碼錯誤進行錯誤校正。 内部記憶體控制電路1 5與内置在C D - R 0 Μ解碼器1 1的 内部R Α Μ 1 6連接,控制向内部R Α Μ 1 6之資料的寫入和讀 取。内部RAM1 6與緩衝RAM1 9同樣都是由可以自由寫入和 讀取的記錄媒體所構成。内部R Α Μ 1 6至少要有記憶2塊資
l〇819pi f. ptd 第9頁 200303527 五、發明說明(6) 料的容量。也就、說,由於通常標準的CD-ROM資料1資料 塊由2 3 5 2位元組::·成,内部R Α Μ 1 6的容量必須在3 8 K位元 以上。 D S Ρ介面1 8舆炎位信號處理電路(DSP:數位信號處理 器)連接,並成為(:「)-ROM解碼器11與DSP之間的介面。 然後,參照客2圖與第3圖,以對第1圖所示的CD-ROM 解碼器1 1的動作ί亍說明。第2圖與第3圖為繪示CD-ROM 資料記錄時或者再生時對CD = R0M解碼器1 1的各部分資料 流程的時序圖。上此,先參照第2圖,以說明CD-ROM資料 記錄時的貢料>;Tl Ί 。 從主電腦側論入的以1個資料塊為單位的2048位元組 的資料S ( η )先讀八主介面1 2中。在主介面1 2上,例如在 模式1的情況下,對2048位元組的資料附加同步資料(12 位元組)以及表爾資料位元組)。然後,在同步資料 與頭資料的附加處理完成後,輸出至外部記憶體控制慮 路13,並把資料艿入緩衝RAM19。 接著,寫入緩衝RAM1 9的多個資料塊中的第η塊 CD-ROM資料S( η)籍由外部記憶體控制電路13,讀入至内 部記憶體控制電路1 5,並寫入内部R Α Μ 1 6。同時把第η塊 資料S(n)藉由外部記憶體控制電路1 3讀入EDC處理電路 14,然後藉由EDC處理電路14對讀入的資料實施運算處 理,算出錯誤檢冽碼E DC (P)。然後把算出的錯誤檢測碼 E D C輸出到内部記;:S體控制電路1 5。 由E D C處理電路1 4算出的錯誤檢測碼E D C,經由内部
10819pi f. ptd 第10頁 200303527 五、發明說明(7) δ己fe、肢控制電路1 5寫入内部r a Μ 1 6。此時,内部R Α Μ 1 6儲 存有從緩衝RAMI 9讀出的CD-ROM資料S(n),對這些資料附 加上錯誤檢測碼以後,執行内部R AM丨6的寫入。附加了錯 誤檢測碼EDC的資料s ( η )經由内部記憶體控制電路1 5讀 入ECC處理電路1 7。然後經由ECC處理電路1 7對讀入的資 料進行規定的運算處理,算出2系列的錯誤校正碼E C C。 這個E C C的p碼語以及q碼語如第4圖所示,c D - R 0 Μ資料對 分離成上位位元組和下位位元組的各訊框的丨〇 3 2個符號 資料按照Ρ序列以及q序列,每2 4個與43個各自附加2個字 元。 由ECC處理電路丨7算出的錯誤校正碼ECC經由内部記 憶體控制電路1 5寫入至内部RAM1 6。此時,向内部RAM 1 6 的寫入’對儲存在内部“…6的附加了錯誤檢測碼EDC(P) 的資料進一步進行附加錯誤校正碼ECC的形式形成。然 後’附加的錯誤檢測碼EDC與錯誤校正碼ECC向DSP介面18 輸出’經由這個DSP介面18輸出至DSP側。 在此種的處理中,從主電腦來的資料讀入處理與向 E D C處理電路1 4的資料讀出處理是由緩衝R Α Μ 1 9進行分 S己。接著,後續的從利用E D C處理電路1 4之錯誤檢測碼 EDC寫入處理至向DSP介面18的資料輸出處理的各種處理 則是由内部RAM 1 6進行分配。因此,即使在讀取從主電腦 來的資料期間,也能夠與該期間無關地執行正常的算出 錯誤檢測碼與錯誤校正碼的相關處理。於是,可大幅縮 短由CD-ROM解碼器1 1進行一系列處理所需要的時間,其
10819pif. ptd 第11頁 200303527 五、發明說明(8) 結果是可實現系統整體的處理速度的高速化。另外,在 本實施例中,内部RAM1 6與CD-ROM解碼器11是設置在同, 半導體基板上,因此也提高了經由内部r Α Μ 1 6進行資.料傳 送的處理速度。 而且,在本實施例中,由CD-ROM解碼器1 1向緩衝 RAM 1 9存取只發生在讀取從主電腦傳送的資料時。因此, 可以確保對緩衝r Α Μ 1 9的存取寬容度,其結果,例如可以 擴大從微處理器等其他處理電路對存取量的更多的要 求。 接著,請參照第3圖,說明在⑶^⑽資料再生時的 CD-ROM解碼器1 1各部資料的流程。從DSp側每輸入1個資 料S ( η ) ’經由D S P介面1 8而分別寫入至内部r a Μ 1 6以及緩 衝RAM19。寫入至内部RAM16的資料S(n)與下1次輸入的資 料S(n + 1 )合併寫入至ECC處理電路丨7。然後在ECC處理 電路1 7上’對應寫入的資料而根據記錄時附加的錯誤技 正碼E C C進行碼錯誤校正處理。錯誤校正處理的結果,如 果貪料S ( η )有錯誤,只將錯誤的部分改寫成正確的資 料。這個改寫過裎與分別向内部“从丨6及緩衝RAM1 9記入 C ΰ - R 0 Μ資料是同時進行的。 完成了錯誤校正處理的資料s ( η ),從内部R Α Μ丨6讀出 ,E D C處理電路1 4。然後在£ ]) c處理電路上,對讀入的資 料,據記錄時附加的錯誤檢測碼EDC進行運算處理,檢查 ^無碼錯誤。由於錯誤檢測碼EDC本身沒有錯誤校正功 能’當檢查出碼錯誤時,在CD_R〇M資料上附加錯誤標誌
l〇8!9pi f. ptd 第12頁 200303527 五、發明說明(9) 後輸出。 這些資料S(n)向ECC處理電路17與EDC處理電路14的 讀出動作,會在下1個資料S ( η + 1 )從D S P被輸入期間(1 個資料塊期間)内完成。在緩衝RAM 1 9記錄的資料s ( η ), 則會應主電腦方面的要求而依序地讀入主介面1 2。 在這樣的處理中,對CD-ROM資料碼進行錯誤校正與 錯誤檢測的處理是由緩衝R Α Μ 1 9、内部R Α Μ 1 6分割分配進 行。因此,從内部RAM向ECC處理電路17或者向EDC處理電 路14的資料讀出期間,停止對緩衝RAM19的存取,可以廣 範圍的設定向主電腦傳送資料的時間。其結果可以使 C D - R 0 Μ資料的傳送速度高速化,也可以方便地對應高倍 速再生等操作。 第5圖為繪示對緩衝R Α Μ 1 9與内部R Α Μ 1 6寫入位址信號 和讀出位址信號的位址生成電路的構成的方框圖。另 外,第6圖(a )、( b )為繪示在記錄資料時,緩衝R Α Μ 1 9、與 内部RAM 1 6的利用狀態的1個實例的模式圖’第7圖(a )、 (b)為繪示在資料再生時的内部RAM1 6與緩衝RAM1 9的利用 狀態的一μ例。該位址生成電路係配置在與CD-ROM解碼器 1 1二同一半導體基板上,分別地對應緩衝RAM 1 9與内部 RAM16而形成獨立的設置° 位址生成電路由第1〜第4位址生成器21〜24、鎖存 器25a、25b、多工器26a、26b、加法器27a、27b、位址 ^擇部28所構成。第1位址生成電路21生成在RAM資料記 t區i内設置的每個資料塊區域内規定的區域的增量順
第13頁 l〇819pif. pld 200303527 五、發明說明(ίο) 序的位址信號W A。第2位址生成電路2 2生成對應1資料塊 區域内規定區域之錯誤校正處理、錯誤檢測處理,而以 固有的順序指定的位址信號C A。第3位址生成器2 3生成表 示資料記錄區域内的每個資料塊區域的前列位址的前列 位址信號W Ah。第4位址生成器2 4生成按規定順序的資料 記錄區域從0〜最後一個位址順序指定的位址信號RA。鎖 存器2 5 a在從第4位址生成器2 4輸出的位址信號R A中,對 以一個資料塊為單位表示的一個資料塊區域的前列位址 進行鎖存。多工器2 6 a讀取前列位址信號W H h與鎖存器2 5 b 的輸出,根據從統一控制C D - R 0 Μ解碼器1 1全體動作的控 制微處理器發出的指示,任選一方輸出。多工器2 6 b讀取 前列位址信號WHh與鎖存器25b的輸出,與多工器26a相 同,也根據控制微處理器的指示選擇其一輸出。加法器 2 7 a對多工器2 6 a的輸出與位址信號W A進行加法運算。加 法器2 7 b對多工器2 6 b的輸出與位址信號C A進行加法運、 算。位址選擇部2 8讀取加法器2 7 a、2 7 b與位址信號R A, 從其中選擇一個作為存取位址向緩衝R Α Μ 1 9或者内部 R Α Μ 1 6輸出。該位址選擇部2 8與控制微處理器連接,在位 址選擇部2 8上配合從主電腦讀取資料、錯誤校正處理等 操作而選擇、規定每次的存取位址。 以下對CD-ROM資料記錄和再生時分開進行說明,首 先參照第6圖(a )、( b )說明在C D _ R 0M資料記錄時的位址生 成電路的動作。另外,CD-ROM解碼器1 1對多個資料塊的 各種處理是以並行、分時方式進行的。因此,在這裏從
10819pif. ptd 第14頁 200303527 五、發明說明(11) 主電腦讀取^處理的資料塊n + i 、錯誤校正處理的資 和至DAS之貪料輸出處理的資料塊是各自並行處▲ 的。 王 對於CD-ROM解碼器丨丨,資料塊n+1的資料+ 電,傳送來時,輸入資料s(n+1)寫入到緩衝“〇9的)用<於 储存貝枓塊n+ 1的分配區域裏。此時,位址生 工器26a而選擇前列位址WAh側,以加法器26a算出 號WA二前列位址信號Wah,並將這個算出信號作為:二 =2 jWAU)輸出。由於該寫人位址信號WA(E)是由順次 ,士二個食枓塊區域内的規定區域的位址信號和表示分 画己貢料塊η + ι區域的前列位址的位址信號WAh加算而成 :’如”圖(a )所示的那m,成為順次指定分料 區域的信號。然後藉由位址選擇部⑼選擇寫入位址 #唬WA(E) ’並將資料s(n+1)寫入規定的區域。 一 =在⑶^⑽解碼器11中,與資料S(n+1)讀取並 二扯二ΐ料塊η的貢料S ( n )進行錯誤校正處理,也就是進 H二ΐ才父正碼ECC、錯誤檢測碼EDC與向内部RAM1 6輸出資 的tr此時’在位址生成電路進ΐ錯誤校正處理 i2’7h /、工器26b選擇前列位址信號WAh側,ϋ選擇加法 將請立址^Wah與位址信號CA相加,然後作為 "V ^位址仏唬輸出。這個錯誤校正位址信號C A ( E )由 ΐ Ξ ί = ΐ ϊ ϊ ΐ f處理一個資料塊區域内之規定區域 乂 = ί序_!疋信號CA和表示分配資料塊n區域的 則列位址之前列位址信號WAh,經加法運算而生成的,所
200303527 五、發明說明(12) 以如第6圖(a )所示,成為以固有順序指定分配資料塊^區 域的信號。然後’由位址選擇部2 8選擇錯誤校正位址信 號,對資料塊η實施錯誤校正處理。另一方面,如果是在 向内部R Α Μ 1 6輸出的情況下,由位址選擇部2 8選擇位址信 號R Α。這個位址信號R a可作為讀出位址信號R A ( Ε )輸出, 如此,資料塊η的區域内已經完成寫入的資料係作為輸出 資料S(n)依序向内部RAM16輸出。 另外,在〇04(^解碼器11中,與從緩衝1^^119的資料 S(n)的輸出處理並行,並向内部RAM1 6進行寫入資料 S ( η )、進行資料S ( η )的錯誤訂正處理與進行資料s ( n〜i ) 的輸出處理。此時,位址生成電路在進行資料S ( n )寫入 時,由位址選擇部2 8選擇經由多工器2 6 a所選擇之由前列 位址k 5虎W a h與位址仏號f a相加而得到之寫入位址信號 W A ( E ),向内部R Α Μ 1 6輸出。而在錯誤校正處理時,由位 址選擇部2 8選擇經由多工器2 6 b加算選擇的前列位址信號 Wah與位址信號CA所得到之錯誤校正位址信號CA(E)作為^ 存取位址輸出。在資料S ( n - 1 )輸出時,由位址選擇部2 8 選擇位址信號RA而作為讀出位址信號RA(E)輸出。另外, 位址選擇部2 8對寫入位址信號"(E )、錯誤校正位址信號 C A ( E )、讀出位址信號R A ( E )的選擇是與各種操作配合/^ 並行、分時進行的。 然後,請參照第7圖(a)、(b),說明CD-R〇M解碼器!工 在再生處理時位址生成電路的動作。CD-ROM解碼器1丨在 進行再生處理時,與記錄處理一樣,各種處理都是對多
200303527 五、發明說明(13) 個資料塊,並行、分時進行的。於是,從D S p的讀取處理 的是資料塊η + 1 、錯誤校正處理的是資料塊η、而向主電 腦的輸出的是資料塊η 一 1 。 對於C D - R 0 Μ解碼器1 1 ,當資料塊的第η + 1的資料 S ( η + 1 )從D S Ρ送出時,這個輸入資料s ( η + 1 )寫入到緩衝 RAM19與内部RAM16内。此時,在位址生成電路中,由位 址選擇部2 8選擇位址信號r a,把其作為寫入位址輸出。 於是’輸入資料S( η〜1 )按照從儲存資料塊n的資料S (η ) 的區域的下一個區域,按照輸入順序而依次地寫入。 CD-ROM解碼器11中,和向緩衝RAM19與内部RAM16之 資料S(n+1 )的寫入處理並行的是對應緩衝“…9與内部 RAM1 6所使用之資料塊〇的資料S(n)之錯誤校正處理,也 就是進行錯誤校正處理和錯誤檢測處理。此時,位址生 成電路藉由多工器26a選擇鎖存器25b的輸出,藉由加法 器2 7將鎖存器2 5 b的輸出與位址信號C A進行相算,把這個 相加信號作為錯誤校正位址信號C A ( D )進行輸出。這個錯 誤校正位址信號C A ( D )為由已經輸入完畢之一個資料塊前 一資料S( η)的前列位址,也就是鎖存器26b的輸出WAh與 由特定順序指定的一個資料塊的特定區域的位址信號C A 加算而成的,所以如第7圖(a )、( b )所示,成為以特定順 序指定資料塊η的資料S ( η )的記錄區域的信號。然後藉由 位址選擇部,選擇這個錯誤校正位址信號c Α ( Ε )作為對緩 衝RAM19 /内部RAM16的存取地址輸出。 另外,在CD-ROM解碼器丨丨中,與向資料s(n)的錯誤
10819pi f. ptd 第17頁 200303527 五、發明說明(14) 校正處理並行,執行使用内部R Α Μ 1 6的資料塊η - 1之資料 S(n-1)的輸出處理。此時,位址生成電路藉由多工器26a 選擇鎖存器2 5 b的輸出,藉由加法器2 7 a加算鎖存器2 5 a的 輸出與位址信號WA,將加算信號作為讀出位址信號RA(D) 輸出。這個讀出位址信號R A ( D )是由表示對輸入資料 S ( η + 1 )兩個資料塊前的資料S ( η - 1 )的前歹U位址的鎖存器 2 5 b的輸出W a h與依序指定一個資料塊内的規定區域的位 址信號W A加算生成的,因此如第7圖(b )所示,成為依序 指定儲存資料塊η - 1區域的信號。然後,藉由位址選擇部 28選擇讀出信號RA(D)作為存取位址輸入至内部RAM16。 由此,把儲存在RAM1 6裏的資料S(n-1 )輸出至主電腦。 在以上的實施例中,其係以在CD-R/CD-RW系統裏使 用的作為記錄媒體的C D - R / C D - R W光碟為例做說明。但本 發明並不限於此,作為可以寫入資料的設備,如D V D - R等 使用其他媒體的系統也可適用。 、 根據本發明,從主電腦讀取資料的處理與向EDC處理 電路讀出資料的處理是由緩衝RAM分配,而其以後的處理 由内部R A Μ分配。所以,即便是處於從主電腦讀取資料的 期間,也能夠與其無關地進行正常的算出錯誤檢測碼EDC 與錯誤校正碼E C C的處理。從而,可大幅縮短由C D - R 0 Μ解 碼器進行一系列處理的需要時間,其結果,可實現系統 整體的處理速度的高速化。 雖然本發明已以一較佳實施例揭露如上,然其並非 用以限定本發明,任何熟習此技藝者,在不脫離本發明
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10819pif.ptd 第19頁 200303527 圖式簡單說明 第1圖為繪示本發明實施例的概要構成的方框圖。 第2圖為繪示在記錄C D - R 0 Μ資料時的第1圖所示的各 部的資料流程的時序圖。 第3圖為繪示在再生CD-ROM資料時的第1圖所示的各 部的資料流程的時序圖。 第4圖為繪示C D - R 0 Μ資料錯誤校正碼的說明圖。 第5圖為繪示位址生成電路的方框圖。 第6圖為繪示在CD-ROM資料記錄時的緩衝RAM 1 9/内部 R Α Μ 1 6使用情況的說明圖。 第7圖為繪示在CD-ROM資料再生時的緩衝RAM19/内部 R Α Μ 1 6使用情況的說明圖。 第8圖為繪示以往的C D - R / R W系統的概要構成的方框 圖。 第9圖為繪示C D - R 0 Μ資料格式的說明圖。 [圖式標記說明] 1 、1 1 : C D - R〇Μ角旱石馬器 2 :數位信號處理電路 3 :類比信號處理電路 4 :讀寫頭 5 :光碟
6 :讀寫頭控制電路 7、1 9 :緩衝RAM 8 :控制微處理器
10819pif. ptd 第20頁 200303527 圖式簡單說明 12 主 介面 13 外 部記憶體控制 電 路 14 錯 誤檢測處理電 路 15 内 部記憶體控制 電 路 16 内 部RAM 17 錯 誤校正處理電 路 18 D S P介面 2 1 第 1位址生成器 22 第 2位址生成器 23 第 3位址生成器 24 第 4位址生成器 25a、25b :鎖存器 26a 、2 6 b :多工器 27a、2 7 b :加法器 2 8 :位址選擇部
10819pif. ptd 第21頁
Claims (1)
- 200303527 六、申請專利範圍 1. 一種資料處理裝置,係為一種與一緩衝記憶體連 接的,對以規定的位元組數為單位構成資料塊的一數位 資料進行緩衝存取的同時,附加一錯誤檢測碼與一錯誤 校正碼的貢料處理裝置’其特徵在於包括· 以1資料塊為單位把該數位資料寫入該緩衝記憶體的 一第1介面; 從該緩衝記憶體以1資料塊為單位,讀取該數位資料 後,算出該錯誤檢測碼的一檢測處理電路; 把附加了該錯誤檢測碼的該數位貧料以1貢料塊為早 位讀取後,算出該錯誤校正碼的一錯誤校正處理電路; 儲存該數位資料、該錯誤檢測碼、該錯誤校正碼的 一内部記憶體;以及 把該内部記憶體裏儲存的資料以1資料塊單位輸出的 一第2介面。 2 .如申請專利範圍第1項所述之資料處理裝置,其特 徵在於該内部記憶體將從該檢測處理電路輸出的該錯誤 檢測碼附加在該數位資料中並儲存之,並且對該數位資 料中之附加有該錯誤檢測碼的資料附加從該錯誤校正處 理電路輸出的該錯誤校正碼並儲存之。 3 .如申請專利範圍第1項所述之資料處理裝置,其特 徵在於: 該第2介面將附加了該錯誤校正碼與該錯誤檢測碼的 該數位資料以1資料塊為單位讀取後,向該緩衝記憶體與 該内部記憶體輸出;10819pi f. ptd 第22頁 200303527 六、申請專利範圍 該錯誤校正處理電路對從該内部記憶體讀出的該數 位資料實施一錯誤校正處理,並將該錯誤校正處理之結 果輸出到該内部記憶體該緩衝記憶體; 該檢測處理電路對該内部記憶體讀出之已實施該錯 誤校正處理的該數位資料實施一錯誤檢測處理;以及 該第1介面讀取被儲存在該缓衝記憶體中之已實施該 錯誤校正處理與該錯誤檢測處理的資料,並以1資料塊為 單位輸出。 4 .如申請專利範圍第1項至第3項之其中一項所述之 資料處理裝置,其特徵在於包括用於控制向該緩衝記憶 體輸入輸出資料的一外部記憶體控制電路與用於控制向 該内部記憶體輸入輸出資料的一内部記憶體控制電路。 5 .如申請專利範圍第1項至第4項之其中一項所述之 資料處理裝置,其特徵在於該内部記憶體至少具有能夠 儲存2個該數位資料塊的容量。 、10819pif.ptd 第23頁
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