JP2007257672A - データ処理装置及びデータ処理システム - Google Patents
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Abstract
【課題】 制御プログラムデータを格納する外部メモリを配置するために要するピン数を削減するとともに、所定の演算処理に対して、ピン数の削減の影響を皆無とするデータ処理装置を提供する。
【解決手段】 デジタルデータに対して所定の演算処理を施して処理結果を第2のメモリに格納する演算処理回路と、制御プログラムに従って演算処理回路の動作を制御する制御回路と、第1の外部メモリからシリアルに読み出される制御プログラムの各データを受け取り、第2の外部メモリに対してパラレルに供給するシリアル/パラレル変換回路と、を備え、演算処理回路が演算処理を開始する前に、制御プログラムの各データを第1の外部メモリから読み出して第2の外部メモリに供給することで、上記課題を解決することができる。
【選択図】 図1
【解決手段】 デジタルデータに対して所定の演算処理を施して処理結果を第2のメモリに格納する演算処理回路と、制御プログラムに従って演算処理回路の動作を制御する制御回路と、第1の外部メモリからシリアルに読み出される制御プログラムの各データを受け取り、第2の外部メモリに対してパラレルに供給するシリアル/パラレル変換回路と、を備え、演算処理回路が演算処理を開始する前に、制御プログラムの各データを第1の外部メモリから読み出して第2の外部メモリに供給することで、上記課題を解決することができる。
【選択図】 図1
Description
本発明は、ホストコンピュータから入力されるデジタルデータに対して所定の演算処理を行うデータ処理装置及びデータ処理システムに関する。
従来より、記録媒体にデータを記録するデータ記録装置として、記録媒体に光ディスクを用いた光ディスク装置がある。このような光ディスク装置としては、例えば、1度だけのデータの書き込みが可能なCD−R(CD-Recordable)ディスク、又は、繰り返し書き込みが可能なCD−RW(CD-ReWritable)ディスクを用いるものとして、CD−R/CD−RWシステムが広く使用されている。このようなCD−R/CD−RWシステムにおいては、データを記録する際に、記録されるデータに対して誤り検出符号EDC及び誤り訂正符号ECCを付加して符号化するように構成される。
図5は、従来のCD−R/CD−RWシステムの概略構成を示すブロック図である。CD−R/CD−RWシステムは、CD−ROMエンコーダ1、デジタル信号処理回路2、アナログ信号処理回路3、ピックアップ4、ピックアップ制御6、バッファRAM7及び制御マイコン8より構成される。
CD−ROMエンコーダ1は、ホストコンピュータから転送される2048バイトのデータを取り込み、このデータに対して誤り検出符号EDC(Error Detection Code)及び誤り訂正符号ECC(Error Correction Code)を付加して符号化を行う。こうして生成されるCD−ROMデータは、図6に示すように、2352バイト〔24バイトラ98フレーム〕で1ブロックとして扱われ、例えば、モード1の場合、各ブロックが同期データ〔12バイト〕、ヘッダデータ〔4バイト〕、ユーザーデータ〔2048バイト〕、誤り検出符号EDC〔4バイト〕、スペース〔8バイト〕及び誤り訂正符号ECC〔276バイト〕から構成される。そして、同期データを除く2340バイトに対してスクランブル処理が施されて出力される。このCD−ROMエンコーダ1は、近年において、光ディスクから読み出されたCD−ROMデータに対して誤り訂正処理及び誤り検出処理を施して復号化を行うCD−ROMデコーダと個々の処理回路が共通化され、符号器としての機能と復号器としての機能が一体となって1チップ構成とされているのが一般的である。
デジタル信号処理回路2は、CD−ROMエンコーダ1から出力されるCD−ROMデータを1フレーム〔24バイト〕単位で取り込み、このデータに対してCIRC(Cross-Interleave Reed-Solomon Code)に基づく所定の演算処理を施してC1、C2符号を生成する。そして、算出したC1、C2符号をCD−ROMエンコーダ1から取り込んだデータに付加して32バイトのデータを生成し、このデータに対してインターリーブ処理を施した後に、EFM変調(Eight to Fourteen Modulation)を施して出力する。アナログ信号処理回路3は、デジタル信号処理回路2から出力されるデータをシリアルで受け取り、このデータのレベルの変化を読み取って光ディスク5へのレーザー照射を制御する制御信号を生成する。
ピックアップ4は、アナログ信号処理回路3で生成された制御信号に従って光ディスク5に対してレーザーを照射し、所望のCD−ROMデータを光ディスク5に記録する。光ディスク5は、例えば、1度だけの書き込みが可能な記録膜を有するCD−Rディスク、又は、多数回の書き込みが可能な記録膜を有するCD−RWディスクである。CD−Rディスクでは、有機色素で形成される記録膜が高パワーレーザーの熱によって融解され、穴状のピットが形成されることによってデータが記録される。一方、CD−RWディスクで
は、レーザーの急熱、急冷によって記録層に非晶質相が形成され、光の反射率が変更されることによってデータが記録される。
は、レーザーの急熱、急冷によって記録層に非晶質相が形成され、光の反射率が変更されることによってデータが記録される。
ピックアップ制御回路6は、光ディスク5に予め記録されている案内溝(グルーブ)に沿って正しくデータが記録されるように、ピックアップ4の位置を制御する。具体的には、ピックアップ4から案内溝に対してレーザーを照射し、このレーザーの反射光よりレーザーの光軸の溝中心からのズレ量を測定する。そして、そのズレ量に応じてピックアップ4の位置を補正することで、レーザー光が案内溝上を正しくトレースするようにしている。
バッファRAM7は、CD−ROMエンコーダ1に接続され、ホストコンピュータからCD−ROMエンコーダ1に入力されるデータを一時的に記憶する。CD−ROMエンコーダ1では、誤り検出符号EDC及び誤り訂正符号ECCが1ブロック毎に算出されると共に、算出された符号が1ブロック分のデータに対して付加されるため、CD−ROMエンコーダ1での処理には少なくとも1ブロック分のCD−ROMデータが必要となる。そこで、それぞれの処理で必要な1ブロック分のCD−ROMデータを記憶するようにバッファRAM7が設けられる。
制御マイコン8は、CD−ROMエンコーダ1、デジタル信号処理回路2、アナログ信号処理回路3及びピックアップ制御回路6に接続され、これらCD−R/CD−RWシステムの各部を制御プログラムに従って統括的に制御する。この制御マイコン8で用いられる制御プログラムは、外付けされるフラッシュメモリ等の不揮発性メモリ(図示せず)に予め記憶されており、ホストコンピュータから入力されるコマンドデータに応答して適宜読み出される。これにより、ホストコンピュータからの指示に従って、各部の動作が制御される。
このようなCD−R/CD−RWシステムでは、近年の集積化技術の向上に伴って制御マイコン8をCD−ROMエンコーダ1と同一の半導体基板上に形成して制御マイコン内蔵型のCD−ROMエンコーダチップを構成している。これにより、部品点数を削減することができ、システム全体の小型化を図ることができる。しかしながら、このような場合、制御マイコン8に隣接して配置されていた不揮発性メモリが制御マイコン8の内蔵に伴ってCD−ROMエンコーダチップに外付けされることとなり、CD−ROMエンコーダチップの総ピン数が増加してしまう。この結果、CD−ROMエンコーダチップ自体のチップ面積の増大を招き、これは、システム全体の更なる小型化への障害となっている。
半導体集積装置のチップ面積は、内部回路の集積度に拘わらず、チップ外周に配置されるピン数によって決定される場合があり得る。このような傾向は、近年の集積化技術の高度化が進むに従って強くなり、上述のような制御マイコンを内蔵するCD−ROMエンコーダ1(データ処理装置)でも例外ではない。例えば、総ピン数が256ピンで設定されたCD−ROMエンコーダチップの場合、このチップが正方形形状で形成されるとすると、一辺に64ピンが形成されることになり、これには、チップの一辺で一定以上の長さが必要となる。したがって、内部回路の集積度を向上させてチップ面積の縮小化を如何に図ったとしても、チップの一辺の長さをピン配置のために必要となる長さよりも短くすることはできない。このため、チップ面積の縮小化を推進するためには、チップで配置される総ピン数を低減させることが重要な課題となっている。
そこで、本願発明は、総ピン数の低減を可能とし、チップ面積の縮小化を図ることのできるデータ処理装置及びデータ処理システムの提供を目的とする。
本願発明は、順次入力されるデジタルデータに対して所定の演算処理を施すデータ処理装置において、第1の外部メモリに接続され、第1の外部メモリに格納された制御プログラムの読み出しを制御する第1のメモリ制御回路と、第2の外部メモリに接続され、第2の外部メモリの読み出し及び書き込み動作を制御する第2のメモリ制御回路と、デジタルデータに対して所定の演算処理を施して、処理結果を第2のメモリに格納する演算処理回路と、制御プログラムに従って演算処理回路の動作を制御する制御回路と、第1の外部メモリからシリアルに読み出される制御プログラムの各データを受け取り、第2の外部メモリに対してパラレルに供給するシリアル/パラレル変換回路と、を備え、演算処理回路が演算処理を開始する前に、制御プログラムの各データを第1の外部メモリから読み出して第2の外部メモリに供給すること、を特徴とする。
本願発明によれば、順次入力されるデジタルデータに対して所定の演算処理を施すデータ処理装置において、データ処理装置と第1の外部メモリとをシリアル配線を介して接続している。これにより、制御プログラムデータを格納する第1の外部メモリを配置するために要するピン数を削減することができ、当該データ処理装置全体としての総ピン数を低減することができる。更に、演算処理回路が演算処理を開始する前に際して制御プログラムデータを第2の外部メモリに転送することで、この後は、第2の外部メモリを介して制御プログラムデータの授受が可能となる。したがって、所定の演算処理に対して、シリアル転送の影響を皆無とすることができる。
[第1の実施形態]
図1は、本願発明の第1の実施形態であるCD−ROMエンコーダの概略構成を示すブロック構成図である。CD−ROMエンコーダ11は、ホストインターフェース12、誤り検出処理回路13、誤り訂正処理回路14、DSPインターフェース15、制御マイコン18、メモリ制御回路17及びシリアル/パラレル変換器19が同一の半導体基板上に形成されて構成され、このCD−ROMデコーダ11に第1の外部メモリ20及び第2の外部メモリ16が外付けされる。このCD−ROMエンコーダ11は、近年において、光ディスクから読み出されたデータに対して符号誤りの訂正処理及び検出処理を施すCD−ROMデコーダと個々の処理回路が共通化されて一体型を成すのが一般的である(以下、CD−ROMエンコーダ/デコーダ11と称する)。
図1は、本願発明の第1の実施形態であるCD−ROMエンコーダの概略構成を示すブロック構成図である。CD−ROMエンコーダ11は、ホストインターフェース12、誤り検出処理回路13、誤り訂正処理回路14、DSPインターフェース15、制御マイコン18、メモリ制御回路17及びシリアル/パラレル変換器19が同一の半導体基板上に形成されて構成され、このCD−ROMデコーダ11に第1の外部メモリ20及び第2の外部メモリ16が外付けされる。このCD−ROMエンコーダ11は、近年において、光ディスクから読み出されたデータに対して符号誤りの訂正処理及び検出処理を施すCD−ROMデコーダと個々の処理回路が共通化されて一体型を成すのが一般的である(以下、CD−ROMエンコーダ/デコーダ11と称する)。
ホストインターフェース12は、ホストコンピュータ側及びCD−ROMエンコーダ/デコーダ11内で共通のデータ伝送路として配置されるデータバス25に接続されると共に、制御コマンドの伝送路として配置されるコマンドバス26に接続され、制御コマンドの指示に応答して、CD−ROMエンコーダ/デコーダ11とホストコンピュータとのインターフェースを成す。
誤り検出処理回路13は、データバス25及びコマンドバス26に接続され、CD−ROMデータの記録時において誤り検出符号EDC(P)(EDC Parity)を算出すると共に、CD−ROMデータの再生時において符号誤りの有無を検出する。詳しくは、CD−ROMデータの記録時において、ホストコンピュータ側から入力されたデジタルデータを1ブロック単位で取り込み、取り込んだデータに対して所定の演算処理を施して誤り検出符号EDC(P)を算出する。一方、CD−ROMデータの再生時には、誤り訂正処理回路14で符号の誤りが訂正されたCD−ROMデータを1ブロック分取り込み、記録の際に付された誤り検出符号EDC(P)を用いて演算処理を行い、符号誤りの有無を検出する。
誤り訂正処理回路14は、データバス25及びコマンドバス26に接続され、CD−ROMデータの記録時において誤り訂正符号ECC( P)(P符号語、Q符号語のそれぞれのParity)の算出を行うと共に、CD−ROMデータの再生時においてCD−ROMデータの符号誤りの訂正を行う。詳しくは、CD−ROMデータの記録時において、誤り検出符号EDC(P)の付されたデータを1ブロック単位で取り込み、このデータに対して所定の演算処理を施してP系列、Q系列の2系列の誤り訂正符号ECC(P)を算出する。このECCのP符号語及びQ符号語は、図2に示すように、同期データ〔12バイト〕+ヘッダデータ〔4バイト〕+ユーザーデータ〔2048バイト〕からなる2064バイトのCD−ROMデータが上位バイト及び下位バイトに分割された各プレーンの1032個のシンボルデータに対し、P系列及びQ系列に従って24個及び43個毎にそれぞれ2個ずつ付される。一方、CD−ROMデータの再生時には、光ディスクから読み出されたCD−ROMデータを1ブロック単位で取り込み、記録の際に付された誤り訂正符号ECC(P)を用いて、そのブロックに含まれる符号誤りの訂正を行う。CD−ROMデータの誤り訂正処理においては、プレーン毎に設定されるP符号語、Q符号語に基づいて、各符号語を含むシンボルデータに対してシンドローム演算が行われる。そして、プレーン内の符号誤りの位置及びその誤りによって生じる誤差が算出され、この誤差分が誤り位置に対応したシンボルデータに加算されることで、符号誤りが訂正される。
DSPインターフェース15は、デジタル信号処理回路(DSP:Digital Signal Processor)に接続され、CD−ROMエンコーダ/デコーダ11とDSP側との間のインターフェースを成す。メモリ制御回路17は、第2の外部メモリ16、データバス25及びコマンドバス26に接続され、制御コマンドに応答して第2の外部メモリ16へのデータの書き込み及び読み出しを制御する。
第2の外部メモリ16は、例えば、DRAM(Dynamic Random Access Memory)、SDRAM(Synchronous DRAM)、SRAM(Static Random Access Memory)等の読み出し及び書き込みが自由な記憶媒体からなり、ホストインターフェース12を介してホストコンピュータ側から取り込まれた2048バイトのデータや誤り検出処理回路13で算出された誤り検出符号EDC(P)等の誤り訂正及び検出処理で用いられるデータを一時的に格納する。この第2の外部メモリ16は、配線23を介してメモリ制御回路17に接続され、更に、このメモリ制御回路17を介してデータバス25及びコマンドバス26に接続される。第2の外部メモリ16とメモリ制御回路17を接続する配線23は、第2の外部メモリ16とCD−ROMエンコーダ/デコーダ11内の各回路との間で授受される計算結果やアドレスデータ等のデータのビット数に対してパラレルに設定され、例えば、アドレスデータ伝送用に14本、データ伝送用に16本及び各部の制御に用いられる制御信号用に10本程度の計約40本程度の複数の配線が設定される。
制御マイコン18は、データバス25及びコマンドバス26に接続され、これらバスラインを介して上記ホストインターフェース12、誤り検出処理回路13、誤り訂正処理回路14、DSPインターフェース15及びメモリ制御回路17に接続される。この制御マイコン18は、CD−ROMエンコーダ/デコーダ11の各部をコマンドバス26を介して統括的に制御する。この制御マイコン18による各部の制御は、別途準備される制御プログラムに従って行われ、ホストコンピュータ側から与えられるコマンドデータに応じて適宜選択的に取り出される制御プログラムデータが実行されることでなされる。また、制御マイコン18は、上記CD−ROMエンコーダ/デコーダ11の各部のみならず、例えば、DSPやピックアップ制御回路のようなCD−R/CD−RWシステムの各部にも接続され、システム全体の統括的な制御も担っている。
第1の外部メモリ20は、例えば、フラッシュメモリ等の不揮発性メモリからなり、制御マイコン18で用いられる制御プログラムデータを予め記憶している。このような不揮
発性メモリは、電源が遮断されてもデータを記憶しておくことが可能であると共に、データの電気的な書き込みや消去も自由に行うことができる。このため、制御プログラムのデータを予め記憶しておくだけでなく、制御プログラムのデータをホストコンピュータからの指示に応じて逐次書き換えることもできる。図3に、この第1の外部メモリ20のブロック構成の一例を示す。第1の外部メモリ20は、メモリセルの集合体であるメモリセルアレイ31、アドレスデータをラッチするアドレスバッファ32、アドレスデータに基づいて特定のメモリセルを活性化するロウデコーダ33及びカラムデコーダ34、書き込みデータ、読み出しデータをラッチするデータ入出力バッファ35、各部の動作を制御する制御回路36に、更に、パラレル/シリアル変換回路37を備えて構成される。このパラレル/シリアル変換回路37は、メモリセルアレイ31からパラレルで読み出されたデータをシリアルなデータに変換すると共に、CD−ROMエンコーダ/デコーダ側からシリアルで入力されるデータをパラレルなデータに変換する回路である。これにより、第1の外部メモリ20とシリアル/パラレル変換回路19とを接続する配線22は、データ入出力用に1本及び制御信号用に2本(アドレスデータラッチ用のクロック信号線、チップイネーブル用の信号線)の計3本で設定することができる。尚、データ線としての1本は、メモリセルアレイ31から読み出されるデータに加えて、アドレスデータ及びコマンドデータの伝送路としても用いられる。このため、データ線においては、アドレスデータの後に連続して読み出しデータ、或いは、書き込みデータの入出力が行われると共に、これら読み出しデータ、或いは、書き込みデータの入出力と時分割でコマンドデータの入力が行われる。また、ここでは、データ入出力の信号線として1本を割り当てているが、データ入力用及び出力用のそれぞれに1本ずつを割り当て、第1の外部メモリ20から出される配線として計4本が設定されても良い。
発性メモリは、電源が遮断されてもデータを記憶しておくことが可能であると共に、データの電気的な書き込みや消去も自由に行うことができる。このため、制御プログラムのデータを予め記憶しておくだけでなく、制御プログラムのデータをホストコンピュータからの指示に応じて逐次書き換えることもできる。図3に、この第1の外部メモリ20のブロック構成の一例を示す。第1の外部メモリ20は、メモリセルの集合体であるメモリセルアレイ31、アドレスデータをラッチするアドレスバッファ32、アドレスデータに基づいて特定のメモリセルを活性化するロウデコーダ33及びカラムデコーダ34、書き込みデータ、読み出しデータをラッチするデータ入出力バッファ35、各部の動作を制御する制御回路36に、更に、パラレル/シリアル変換回路37を備えて構成される。このパラレル/シリアル変換回路37は、メモリセルアレイ31からパラレルで読み出されたデータをシリアルなデータに変換すると共に、CD−ROMエンコーダ/デコーダ側からシリアルで入力されるデータをパラレルなデータに変換する回路である。これにより、第1の外部メモリ20とシリアル/パラレル変換回路19とを接続する配線22は、データ入出力用に1本及び制御信号用に2本(アドレスデータラッチ用のクロック信号線、チップイネーブル用の信号線)の計3本で設定することができる。尚、データ線としての1本は、メモリセルアレイ31から読み出されるデータに加えて、アドレスデータ及びコマンドデータの伝送路としても用いられる。このため、データ線においては、アドレスデータの後に連続して読み出しデータ、或いは、書き込みデータの入出力が行われると共に、これら読み出しデータ、或いは、書き込みデータの入出力と時分割でコマンドデータの入力が行われる。また、ここでは、データ入出力の信号線として1本を割り当てているが、データ入力用及び出力用のそれぞれに1本ずつを割り当て、第1の外部メモリ20から出される配線として計4本が設定されても良い。
シリアル/パラレル変換回路19は、配線22を介して第1の外部メモリ20に接続され、第1の外部メモリ20からシリアルで出力されるデータを取り込む。このシリアル/パラレル変換回路19は、一方でデータバス25及びコマンドバス26にも接続されており、第1の外部メモリ20からシリアルで取り込んだ制御プログラムデータをパラレルに変換してデータバス25に出力し、メモリ制御回路17を介して第2の外部メモリ16に供給する。また、シリアル/パラレル変換回路19は、配線22、データバス25及びコマンドバス26とは別の経路で制御マイコン18と直接接続されている。これは、ホストコンピュータ側からの指示に応答して制御プログラムデータの書き換えが行われる際に用いられる経路である。即ち、ホストコンピュータ側から制御プログラムデータの書き換えの指示が制御マイコン18に与えられ、この指示に応じて制御マイコン18が制御プログラムデータの書き換えのための制御信号を生成する。そして、この制御信号をシリアル/パラレル変換回路19を介してシリアルで第1の外部メモリ20に供給し、第1の外部メモリ20に対して制御プログラムデータの書き換えを指示する。
次に、図1の動作を説明する。先ず、CD−ROMエンコーダ/デコーダ11(CD−Rシステム/CD−RWシステム)の起動に際して、第1の外部メモリ20に格納されている制御プログラムデータが順次出力され、メモリ制御回路17を介して第2の外部メモリ16へ格納される。この際、第1の外部メモリ20からは、各データがシリアルにシリアル/パラレル変換回路19へ出力され、このシリアル/パラレル変換回路19でパラレルに変換されてメモリ制御回路17へ出力される。ここでは、第1の外部メモリ20からシリアルでデータが出力されるため、パラレルで出力されるよりも長いデータ伝送時間を必要とするが、第1の外部メモリ20からのデータ転送がCD−ROMエンコーダ/デコーダ11内で他のデータ処理が開始される前の段階で一括的に行われるため、問題となることがない。即ち、制御プログラムデータの転送は、誤り訂正や誤り検出処理の期間と無関係に行われ、誤り訂正や誤り検出処理における処理速度への影響が皆無となっている。また、第2の外部メモリ16の容量は、制御プログラムデータの全容量に対して十分に大きく設定されており、たとえ第2の外部メモリ16にすべての制御プログラムデータを格
納したとしても、誤り訂正や誤り検出の処理で用いられる各データの格納に何ら影響を与えることはない。こうして第2の外部メモリ16への制御プログラムデータの転送が完了すると、ホストコンピュータ側からの指示待ちの準備が完了する。
納したとしても、誤り訂正や誤り検出の処理で用いられる各データの格納に何ら影響を与えることはない。こうして第2の外部メモリ16への制御プログラムデータの転送が完了すると、ホストコンピュータ側からの指示待ちの準備が完了する。
続いて、ホストコンピュータ側から制御マイコン18に対してCD−ROMエンコーダ/デコーダ11の動作開始の指示が与えられると、制御マイコン18では、ホストインターフェース12を介してホストコンピュータ側から出力されるコマンドデータを取り込む。そして、コマンドデータに従って適宜必要な制御プログラムデータを第2の外部メモリ16から取り出し、CD−ROMデータの記録、或いは、再生における各部の制御を順次行っていく。尚、これらCD−ROMデータの記録、再生に際し、誤り訂正符号ECC(P)等の算出結果、または、ホストコンピュータ側やDSP側から取り込まれるデータ等は、データの処理過程において、第2の外部メモリ16に一時的に格納されるが、これら第2の外部メモリ16と各部とのデータの授受は、すべてパラレルで行われる。したがって、誤り訂正処理及び検出処理のために要する処理期間を従来の構成に比べて長期化させることがない。
このように、本願発明によれば、シリアルにデータを出力する第1の外部メモリ20と、第1の外部メモリ20からシリアルで出力されたデータをパラレルに変換するシリアル/パラレル変換回路19とを備えたことで、制御プログラムデータの授受に係る配線数を低減することができる。例えば、従来構成の場合、制御プログラムデータを記憶する媒体とCD−ROMエンコーダ/デコーダとの配線が他のパラレル配線領域と同様に、制御プログラムデータの授受に対して約40本程度の配線を対応付けることが必要であったが、これを低減することができる。これにより、CD−ROMエンコーダ/デコーダ11のチップ全体のピン数を大幅に低減させることができ、チップ面積の縮小化を図ることができる。また、第1の外部メモリ20から第2の外部メモリ16への制御プログラムデータの受け渡しをシステム起動時に行うことで、誤り訂正処理及び検出処理の処理期間に対してシリアル転送の影響を全く与えることなく、チップ全体のピン数の削減を可能としている。これに加え、第1の外部メモリ20との接続領域以外においては、パラレルな配線を用いてデータのパラレルな授受を可能としたことで、誤り訂正処理及び誤り検出処理に要する時間を長期化させることなく、従来の処理速度を確保しながらのピン数の削減を可能としている。更に、本願発明においては、システム起動時に、第1の外部メモリ20から第2の外部メモリ16へ全ての制御プログラムデータを転送し、この後、制御マイコン18と第2の外部メモリ16との間で制御プログラムデータの授受を行うようにしている。一般に、DRAM、SDRAM、SRAM等の記憶媒体は、フラッシュメモリのような不揮発性メモリに比べてアクセスタイムが早い。このため、結果的にシステムの起動後における制御プログラムデータの制御マイコン18への伝送期間を短縮することができ、CD−ROMエンコーダ/デコーダ11としての処理速度の向上を図ることができる。
[第2の実施形態]
続いて、本願発明の第2の実施形態を説明する。ところで、第1の実施形態に示すCD−ROMエンコーダ/デコーダにおいては、第2の外部メモリ16から制御マイコン18に対する制御プログラムデータの取り込みが、誤り訂正処理や誤り検出処理と併行して行われる。このとき、制御マイコン18からの第2の外部メモリ16へのアクセス及びその他の回路からの第2の外部メモリ16へのアクセスは時分割で行われる。このため、誤り訂正処理や誤り検出処理が遂行されている期間にあっては制御マイコン18への制御プログラムデータの取り込みの処理が滞ることになり、逆に、制御マイコン18への制御プログラムの取り込みがなされている期間にあっては誤り訂正処理や誤り検出処理が滞ることになり、CD−ROMエンコーダ/デコーダ全体としての処理速度の向上を困難とする1つの要因となっている。
続いて、本願発明の第2の実施形態を説明する。ところで、第1の実施形態に示すCD−ROMエンコーダ/デコーダにおいては、第2の外部メモリ16から制御マイコン18に対する制御プログラムデータの取り込みが、誤り訂正処理や誤り検出処理と併行して行われる。このとき、制御マイコン18からの第2の外部メモリ16へのアクセス及びその他の回路からの第2の外部メモリ16へのアクセスは時分割で行われる。このため、誤り訂正処理や誤り検出処理が遂行されている期間にあっては制御マイコン18への制御プログラムデータの取り込みの処理が滞ることになり、逆に、制御マイコン18への制御プログラムの取り込みがなされている期間にあっては誤り訂正処理や誤り検出処理が滞ることになり、CD−ROMエンコーダ/デコーダ全体としての処理速度の向上を困難とする1つの要因となっている。
そこで、CD−ROMエンコーダ/デコーダ内に内部メモリを更に備え、この内部メモリと第2の外部メモリ16とは、誤り訂正処理や誤り検出処理と制御プログラムデータの取り込みの処理とで使用すべきメモリを分担する構成とする。
図4は、本願発明の第2の実施形態の概略構成を説明するブロック構成図である。CD−ROMエンコーダ/デコーダ40は、ホストインターフェース12、誤り検出処理回路13、誤り訂正処理回路14、DSPインターフェース15、制御マイコン18、シリアル/パラレル変換回路19、内部メモリ41、内部メモリ制御回路42及び外部メモリ制御回路43が同一の半導体基板上に形成され、これに第1の外部メモリ20及び第2の外部メモリ16が外付けされる。尚、この図において、図1及び図2と同一部分においては、同じ符号が付してあり、ここでは、その説明を割愛する。
内部メモリ41は、第2の外部メモリ16と同様にDRAM、SDRAM、SRAM等の書き込み及び読み出しが自由な記録媒体からなる。この内部メモリ41は、CD−ROMデータの記録時において、第2の外部メモリ16から読み出されるCD−ROMデータ、誤り検出処理回路13及び誤り訂正処理回路14で算出される誤り検出符号EDC(P)及び誤り訂正符号ECC(P)を一時的に格納する。一方、CD−ROMデータの再生時には、第2の外部メモリ16と共に、DSP側から取り込まれるCD−ROMデータ及び誤り訂正処理が施されたデータを一時的に格納する。この内部メモリ41は、CD−ROMデータを少なくとも2ブロック分記憶できる容量に形成される。通常のフォーマットのCD−ROMデータは、1ブロック分が2352バイトで構成されていることから、内部メモリ41の容量は4.8Kバイト以上必要となる。
内部メモリ制御回路42は、内部メモリ41に接続され、内部メモリ41へのデータの書き込み及び読み出しを制御する。更に、この内部メモリ制御回路42は、データバス25及びコマンドバス26に接続され、内部メモリ41から読み出したデータを誤り検出処理回路13や誤り訂正処理回路14等の各部に供給すると共に、各部で算出された計算結果やDSP側から取り込まれたデータを内部メモリ41に書き込む。尚、この内部メモリ制御回路42と内部メモリ41との接続は、パラレルなデータの授受が可能なように、第2の外部メモリ16と外部メモリ制御回路43との接続領域と同様に、約40本程度の本数を有する配線が配置される。
外部メモリ制御回路43は、図1に示すメモリ制御回路17と同様の回路であり、第2の外部メモリ16に接続され、第2の外部メモリ16へのデータの書き込み及び読み出しを制御する。更に、この外部メモリ制御回路43は、シリアル/パラレル変換回路19を介して第1の外部メモリ20にも接続されており、第1の外部メモリ20からの制御プログラムデータの読み出しも制御する。
次に、図4の動作を説明する。先ず、CD−ROMエンコーダ/デコーダ40(CD−Rシステム/CD−RWシステム)の起動に際して、第1の外部メモリ20に格納される制御プログラムデータが順次出力され、制御プログラムデータが第2の外部メモリ16へ一括的に転送される。このとき、第1の外部メモリ20からは、各データがシリアルにシリアル/パラレル変換回路19へ出力され、このシリアル/パラレル変換回路19でパラレルに変換されて外部メモリ制御回路43に出力される。こうして第2の外部メモリ16への制御プログラムデータの転送が完了すると、ホストコンピュータ側からの指示待ちの準備が完了する。
続いて、ホストコンピュータ側から制御マイコン18に対してCD−ROMエンコーダ/デコーダ40の動作開始の指示が与えられると、制御マイコン18では、ホストインターフェース12を介してホストコンピュータ側から与えられるコマンドデータを取り込み
、そのコマンドデータに従ってCD−ROMデータの記録或いは再生時に、適宜必要な制御プログラムデータを第2の外部メモリ16から取り出して実行し、CD−ROMデータの記録、或いは、再生における各部の制御を行う。
、そのコマンドデータに従ってCD−ROMデータの記録或いは再生時に、適宜必要な制御プログラムデータを第2の外部メモリ16から取り出して実行し、CD−ROMデータの記録、或いは、再生における各部の制御を行う。
CD−ROMデータの記録時においては、ホストコンピュータ側から1ブロック単位で入力される2048バイトのデータがホストインターフェース12に取り込まれ、一時的に、外部メモリ制御回路43を介して第2の外部メモリ16へ出力される。これは、誤り検出処理、誤り訂正処理等のデータ処理の動作状況とは無関係にホストコンピュータ側からデータが入力されるためである。続いて、データ処理の動作状況に応じて、第2の外部メモリ16に書き込まれたデータは、外部メモリ制御回路43を介して内部メモリ制御回路42に読み出されて内部メモリ41に書き込まれ、これと同時に、誤り検出処理回路13へ出力されて誤り検出符号EDC(P)が算出される。この算出された誤り検出符号EDC(P)は、内部メモリ制御回路42を介して内部メモリ41に書き込まれ、事前に書き込まれた第2の外部メモリ16からのデータに付される。続いて、誤り検出符号EDC(P)の付されたデータは、内部メモリ41から読み出されて誤り訂正処理回路14へ出力され、このデータを用いて誤り訂正符号ECC(P)が算出される。そして、算出されたデータが内部メモリ41に書き込まれて、誤り検出符号EDC(P)の付されたデータに対して付加され、その後、DSPインターフェース15へ出力される。
一方、CD−ROMデータの再生時においては、DSP側から1ブロック単位で入力されるデータがDSPインターフェース15を介して取り込まれ、内部メモリ制御回路42及び外部メモリ制御回路43を介して内部メモリ41及び第2の外部メモリ16のそれぞれに格納される。続いて、内部メモリ41に格納されたデータが誤り訂正処理回路14へ読み出され、符号誤りの訂正処理が施された後、訂正処理の結果に応じて内部メモリ41及び第2の外部メモリ16に格納されるデータが正しいデータに書き換えられる。訂正処理が完了したデータは、内部メモリ41から誤り検出処理回路13へ読み出され、誤りの検出処理が施される。この際、符号誤りが検出された場合には、第2の外部メモリ16に格納されるCD−ROMデータに対してエラーフラグを付加するように処理が施される。そして、ホストコンピュータ側からの要求に応じて第2の外部メモリ16からCD−ROMデータが順次読み出され、ホストインターフェース12を介してホストコンピュータ側に読み出される。
このように、第2の実施形態によれば、シリアルにデータを出力する第1の外部メモリ20と、第1の外部メモリ20からシリアルで出力されたデータをパラレルに変換するシリアル/パラレル変換回路19と、更に、内部メモリ41を備えたことで、第1の外部メモリ20からの制御プログラムデータの授受に係る配線数の削減を可能としながら、システム全体の処理速度の向上を図ることができる。即ち、誤り検出処理及び誤り訂正処理の処理過程で格納すべきデータ及び制御プログラムデータを内部メモリ41及び第2の外部メモリ16に分担して格納する構成としたことで、誤り検出処理及び誤り訂正処理の処理に伴うメモリへのアクセスと制御マイコンへの制御プログラムデータの読み出し処理に伴うメモリへのアクセスとを時間的な制約なく、独立して行うことができる。
以上、図1乃至図4を参照して本願発明の実施形態を詳細に説明した。尚、本願発明においては、第2の実施形態で例示した各部のデータの流れが、その一実施例に過ぎず、必ずしもこの流れに沿ってデータの授受が行われる必要はない。つまり、内部メモリ41と第2の外部メモリ16との間において、CD−ROMエンコーダ/デコーダ40内で扱われる複数のデータの格納を分担して行う構成であれば良く、例えば、内部メモリ41で誤り訂正処理、或いは、誤り検出処理の何れか一方の処理過程で生じるデータの格納を担うだけでも良い。また、制御プログラムデータは、必ずしも第2の外部メモリ16へ転送されるとは限らず、内部メモリ41と第2の外部メモリ16での格納データの割り当てによ
っては、内部メモリ41に転送される構成であっても良い。
っては、内部メモリ41に転送される構成であっても良い。
更に、実施形態として、記録媒体にCD−R/CD−RWディスクを用いるCD−R/CD−RWを例示したが、本願発明はこれに限られるものではなく、データの書き込み及び読み出しが可能な記録媒体として、DVD−R等のその他の媒体を用いるシステムにも適用することができる。
請求項1に記載の発明によれば、ホストコンピュータから入力されるデジタルデータに対して誤り検出符号及び誤り訂正符号を付加するデータ処理装置において、制御プログラムデータを格納する第1の外部メモリを配置するために要するピン数を削減することができる。これにより、当該データ処理装置全体としての総ピン数を低減することが可能となり、チップ面積の縮小化を図ることができる。
請求項2に記載の発明によれば、ホストコンピュータから入力されるデジタルデータに対して誤り検出符号及び誤り訂正符号を付加するデータ処理装置において、内部メモリを更に備えたことにより、制御プログラムデータを格納する第1の外部メモリを配置するために要するピン数の削減を可能としながら、当該データ処理装置としての処理速度の向上を図ることができる。
請求項3に記載の発明によれば、請求項1又は2に記載のデータ処理装置に、更に第1の外部メモリ及び第2の外部メモリを備えたデータ処理システムとすることで、データ処理システム全体の縮小化或いは処理速度の向上を図ることができる。
請求項4に記載の発明によれば、光ディスク媒体から読み出したデジタルデータに対して誤り訂正処理及び誤り検出処理を施すデータ処理装置において、制御プログラムデータを格納する第1の外部メモリを配置するために要するピン数を削減することができる。これにより、当該データ処理装置全体としての総ピン数を低減することが可能となり、チップ面積の縮小化を図ることができる。
請求項5に記載の発明によれば、ホストコンピュータから入力されるデジタルデータに対して誤り検出符号及び誤り訂正符号を付加するデータ処理装置において、内部メモリを更に備えたことにより、制御プログラムデータを格納する第1の外部メモリを配置するために要するピン数の削減を可能としながら、当該データ処理装置としての処理速度の向上を図ることができる。
請求項6に記載の発明によれば、請求項4又は5に記載のデータ処理装置に、更に第1の外部メモリ及び第2の外部メモリを備えたデータ処理システムとすることで、データ処理システム全体の縮小化或いは処理速度の向上を図ることができる。
1、11、40:CD−ROMエンコーダ/デコーダ
2:デジタル信号処理回路
3:アナログ信号処理回路
4:ピックアップ
5:光ディスク媒体
6:ピックアップ制御回路
7:バッファRAM
8、18:制御マイコン
12:ホストインターフェース
13:誤り検出処理回路
14:誤り訂正処理回路
15:DSPインターフェース
16:第2の外部メモリ
17:メモリ制御回路
19:シリアル/パラレル変換回路
20:第1の外部メモリ
25:データバス
26:コマンドバス
41:内部メモリ
42:内部メモリ制御回路
43:外部メモリ制御回路
2:デジタル信号処理回路
3:アナログ信号処理回路
4:ピックアップ
5:光ディスク媒体
6:ピックアップ制御回路
7:バッファRAM
8、18:制御マイコン
12:ホストインターフェース
13:誤り検出処理回路
14:誤り訂正処理回路
15:DSPインターフェース
16:第2の外部メモリ
17:メモリ制御回路
19:シリアル/パラレル変換回路
20:第1の外部メモリ
25:データバス
26:コマンドバス
41:内部メモリ
42:内部メモリ制御回路
43:外部メモリ制御回路
Claims (3)
- 順次入力されるデジタルデータに対して所定の演算処理を施すデータ処理装置において、
第1の外部メモリに接続され、前記第1の外部メモリに格納された制御プログラムの読み出しを制御する第1のメモリ制御回路と、
第2の外部メモリに接続され、前記第2の外部メモリの読み出し及び書き込み動作を制御する第2のメモリ制御回路と、
前記デジタルデータに対して所定の演算処理を施して、処理結果を前記第2のメモリに格納する演算処理回路と、
前記制御プログラムに従って前記演算処理回路の動作を制御する制御回路と、
前記第1の外部メモリからシリアルに読み出される前記制御プログラムの各データを受け取り、前記第2の外部メモリに対してパラレルに供給するシリアル/パラレル変換回路と、を備え、
前記演算処理回路が演算処理を開始する前に、前記制御プログラムの各データを前記第1の外部メモリから読み出して前記第2の外部メモリに供給することを特徴とするデータ処理装置。 - 請求項1に記載のデータ処理装置において、
前記第1の外部メモリは不揮発性メモリであって、前記第2の外部メモリは揮発性メモリであることを特徴とするデータ処理装置 - 請求項1に記載のデータ処理装置に、更に
前記第1の外部メモリ及び前記第2の外部メモリを備えていることを特徴とするデータ処理システム。
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