TWI244642B - Data processing apparatus - Google Patents

Description

[發明所屬之技術領域] 本發明有關於一種在將從主電腦按規定的格式輸出的 資料記錄到CD-R(只寫一次型CD)/CD-RW(可多次重複寫入 型CD )碟片等記錄媒體時，對資料的錯誤檢測碼與錯誤校 正碼進行附加處理的錯誤校正處理裝置。 乂 1244642 ^ 案號 92102508 五、發明說明（1) [先前技術] 目前，作為將資料儲存在記錄媒體中的資料記錄裝 置，係為採用光碟作為紀錄媒體的光碟記錄設備。作為這 樣的光碟媒體記錄裝置，比如作為只可一次寫入資料的 CD_R光碟，或可以反復多次寫入的CD —Rw光碟的設備，通 常是使用CD-R/CD-RW驅動器。在此種CD-R/CD-RW系統中， 在讀取光碟中的資料時，為了進行錯誤校正處理，在資料 寫入時’必須要在被記錄的資料中附加錯誤檢測碼EDC以 、 及錯誤校正碼ECC，將其整體編碼構成記錄的資料。 第8圖是目前CD - R/CD - RW系統構成的方框圖。CD -R / C D - R W糸統疋由C D - R Ο Μ解碼器1、數位信號處理電路2、 類比信號處理電路3、讀寫頭4、讀寫頭控制器6、緩衝 RAM7與微處理器8組成。 CD-ROM解碼器1讀取從主電腦送出的2048位元組的資 & 料，對這些資料附加錯誤校正碼ECC(Error Correction Code)以及錯誤檢測碼EDC(Err〇r Detecti〇I1 code)。如第 9圖所示，如此生成的CD —R0M資料，把2352位元組（24位 元組X 98幀）作為一個資料塊處理，在模式丨的情況下，各 資料塊由同步資料（1 2位元組）、表頭（4位元組）、用 l〇819pifl.ptc 第5頁 1244642 五、發明說明（2) 戶資料（2048位&。、 、 資料（8位元組、、 ^ σ j从及錯誤校正碼ECC ( 276位元組）組 成。另外，除了 ！ 0 α少、,、，▲ j 1 2位元組的同步資料以外，對2 340位元組 的貧料進行擾頻「w > …W呆密）處理以後輸出。近年來，CD-ROM解 碼is 1 成對從决_ u ^ ^ 九碟讀出的CD-ROM資料進行錯誤校正處理 以及錯誤檢測虛ra ,, 从、壯恶 、处里的衩合化（再生）裝置與解碼化（記 ..._ .. ^ 化式。此CD-ROM解碼器1 一般是將再生系 姑?二Γ f統的各個電路共用化。而且，關於CD-R/RW系

It w t爰况明的僅僅是記錄系統的功能，關於再生系統未 作況明。 士 4 號處理電路2讀取從CD 一R〇M解碼器1輸出的以1 ^ ^ 位^組）為單位之〇-!^⑽資料，藉由對該資料實 施規定的運算處理而生成根據CIRC碼（Cross-interieave

Reed Sol〇m〇n Code )的q、C2碼。然後對附有qq碼的 施交又處理之後，進行EFM調製，然後輸出 到類比# 5虎處理雷敗q u户_ σ各士 ^ ^ ^ ^ ^ ^路3類比乜唬處理電路3串列地接收從 格Ζ輸出的貝枓，讀取這些資料的電位變 化而控制照射至光碟上的鐳射。 、計的電位支 士讀寫頭4對光碟5照射鍾射，在從光碟5讀出資料的同 I，二：有解二器1將解碼化㈣ 碟5 了 U疋八有/、寫—次記錄膜的CD_R碟片旦 可多次重複寫入記錄膜的CD_RW碟片。CD_R碟月 由：機色素形成的記錄膜在高能鐳射熱度的作用疋下曰溶解， 形成孔狀凹槽而實現資料的記錄。而CD 蕤 ^11、速熱在記錄層形成:Λ Λ 1244642 修正 皇號 92102508 9Ψ ^ 日 五、發明說明（3) 變光的反射率來實現資料的記錄。 從光碟δ讀取的信號，對庫|s 頭控制電路6根據 置。 〕就應先碟5而控制讀寫頭4的相對位 = =ΑΜ7與CD-_解碼器丨連接，暫時儲存從主電腦 ΐ枓持么解碼器1的CD —R〇M資料。CD — R〇M解碼器1以一個 日”^ ί早位算出錯誤檢測測碼EDC和錯誤校正碼ECC，同 鼻出的碼附加到每個資料塊上，因此CD-ROM解碼哭工 ^處理的資料至少要有i資料塊CD_R〇M資料。於是，所 置的緩衝RAM7必須具有記憶一個資料塊以上的儲存容量又， 以確保各種處理正常進行。 控制微處理器8是由内置有可記憶控制程式之 们早曰曰片微處理态所構成，可根據其控制程式，而控制 CD-ROM解碼器i的動作，同時還將從主電腦輸入的命"令資 料儲存在内置的記憶體裏，並根據主電腦的指令控7貝 的動作。 J ^

10819pi f1.ptc 第7頁 上述的CD-ROM解碼器1，對CD-ROM資料附加錯誤檢測 碼以及錯誤校正碼的處理是與從主電腦向CD_R〇M的資料輪 入、至資料信號處理電路2的CD_R0M資料輸出是並行進行剧 的。此時’在CD-ROM解碼器1中所包含之可進行錯誤校正 處理和錯誤檢測處理的各個處理電路是按順序地進行各自 的處理的，因此，當各個處理合併在一起，就要分時間# 對緩衝RAM進行存取。此時，如果一個錯誤校正處理正在又 進行時，對緩衝RAM的存取被這個處理所佔有，而其仙 對、，羑衝RAM7的存取的申請就被設置為等待狀態。於是，無 論每個錯誤校正處理或錯誤檢測處理速度有多快，CD〜r〇m 1244642 曰 ^裝號 Θ210250—8 %_年月 4 五、發明說明（4) 解碼器1要使全體完成處理還 處理速度進一步實現高速化是困難的、。、B 。因此要想使 [發明内容] 有鑑於此，本發明之一目 處理的效帛、使系統整體的處理速：種能夠提高錯誤 正處理裝置。 1度向速化的錯誤校 绥徐為了解決上述問題，本發明的構成特n e 級衝屺憶體連接的，對以荐成特徵是，在與連接 的數位眘祖〆 、疋的位70組數單位福士 一 "碱 :貝枓進仃緩衝存取的 ：：構成貧料塊 块扠正碼的附加處理的 仃錯誕檢測碼以及錯 1資料塊為單位寫入至上 〃 ·將上述數位資料以 述緩衝記憶體以卜資料塊二衝二己：體的第1介面；將從上 錯誤檢測碼的檢出處理\為路早二^ 數位資料以11料塊為單位读取後σ，瞀H疾檢測石馬的上述 誤校正電路；儲存 ： -出錯誤校正碼的錯 述錯誤校正碼的内m々迷錯誤檢測碼以及上 料以1資料塊為單：輪^ 為讓本發明之卜 顯易懂，下文特舉一車:：二他目的、特徵、和優點能更明 細說明如下： 又佳貫施例，並配合所附圖式，作詳 [實施方式] 苐1圖為繪示太旅 構成的方框圖。CD ^ Λ施例的CD-R〇M解碼器的概要 半導體 10819pifl.ptc 第8頁

基板上的主介面1 2、外部記憶體控制電路丨3、EDC處理電 路1 4、ECC處理電路1 7、内部記憶體控制電路丨5、内部 RAM1 6與DSP介面1 8所構成。在此CD-R〇M解碼器丨丨中外掛有 緩衝RAM19。這裏表示的CD —R〇M解碼器n與緩衝RAM19係分 別對應於第8圖所示的CD-R〇M解碼器1與緩衝RAM7。 主介面12與主電腦連接，並成為CD —R〇M解碼器丨丨與主 電腦的介面。外部記憶體控制電路丨3與外加在⑶―R〇M解碼 器1 1上的緩衝RAM1 9連接，並控制對緩衝尺^19之CD_R〇M資 料的寫入與讀取。 ' 緩衝RAM1 9是由SRAM(靜態隨機存取記憶體）等可以自 由寫入和讀取資料的記錄媒體所構成，可以暫時儲存由主 介面12或者DSP介面18讀取的CD-ROM資料。EDC處理電路14 在异出CD-ROM資料記錄時的錯誤檢測碼EDC(p) ( edc配 類）’並且檢測CD-ROM資料再生時是否有錯誤碼。ECC處 理電路17算出CD-ROM資料記錄時錯誤校正碼Ecc (p碼語、 Q碼語的各種配類）的同時，對CD — R〇M資料再生時的資料碼 錯誤進行錯誤校正。 、 1 内部記憶體控制電路15與内置在CD-R0M解碼器n的内 部RAM16連接，控制向内部RAM16之資料的寫入和讀取。内 部RAM16與緩衝RAM19同樣都是由可以自由寫入和讀取的記 錄媒體所構成。内部RAM 1 6至少要有記憶2塊資料的容量。 也就是說，由於通常標準的CD-ROM資料1資料塊由2 352位 元組構成，内部RAM16的容量必須在38K位元以上。 抑DSP介面18與數位信號處理電路（DSP:數位信號處理 15 >連接，並成為CD-ROM解碼器1 1與DSP之間的介面 Μ Λ (ο 修正 92ΐ〇25〇8 五、發明說明（6) 然後’參照第2圖與第3圖， 解碼器"的動作進行說明。第2圖與：圖戶:不二CD-R0L 料記錄時或者再生時對CD —R〇M解碼、器二二欠R0M貝 的時序圖。在此，先參照第2圖，以。的各=次貝料流程 時的資料流程。 况明CD-ROM貧料記錄 的資輸ίΓ1個/料塊為單位的_位元組 旧貝料bU)先讀入主介面12中。在 广情況下’對2 048位元組的資料附加同步資料列二模 頭資料的附加處理完成後，輸出至外部後’在同步貧料與 心並^資料寫入緩賊ΑΜ19。卜^己憶體控制電路 接著，寫入緩衝RAM19的多個資斛换士从够… ;料3⑷藉由外部記憶體控制電：Γ3塊塊= 體控制電路15，並寫入内部隨6。同時把第η塊資料厂 憶體控制電路13讀入EDC處理電路14，铁後 精由EDC處理電路14對讀入的資料 ~ 傻 :檢測卿C(P)。然後把算出的出出到錯内 部記憶體控制電路丨5。 1 别出到内 由EDC處理電路14算出的錯誤檢測碼，經由 憶體控制電路15寫入内WM16。此時，内部ram ^有 ^的運算處玉里，算出2系列的錯誤校正碼ECC，這

10819pifl.ptc 第10頁 從緩衝RAM19讀出的CD_R〇M資料s(n) ’對這些資料附加上有 錯铤檢測碼以後，執行内部RAM16的寫入。附加了錯誤柃 碼EDC的貧料S(n)經由内部記憶體控制電路15讀入心 處理電路17。然後經由ECC處理電路17

的P碼語以及Q碼語如第4圖所示，CD-ROM資料對分離成上 位位元組和下位位元組的各訊框的丨〇 3 2個符號資料按照p 序列以及Q序列，每2 4個與4 3個各自附加2個字元。 由ECC處理電路17算出的錯誤校正碼ECC經由内部記悔 體控制電路1 5寫入至内部raMl 6。此時，向内部RAM1 6的寫 入，對儲存在内部RAM1 6的附加了錯誤檢測碼EDC(p)的資 料進一步進行附加錯誤校正碼ECC的形式形成。然後，附、 加的錯誤檢測碼EDC與錯誤校正碼ECC向Dsp介面18輸出， 經由這個DSP介面1 8輸出至DSP側。 在此種的處理中，從主電腦來的資料讀入處理與向 EDC處理電路14的資料讀出處理是由緩衝RAM19進行分配。 接著，後續的從利用EDC處理電路14之錯誤檢測碼EDC寫入 處理至向DSP介面18的資料輸出處理的各種處理則是由内 部RAM1 6進行分配。因此，即使在讀取從主電腦來的資料 期間，也能夠與該期間無關地執行正常的算出錯誤檢測碼 與錯誤校正碼的相關處理。於是，可大幅縮短由⑶―^⑽解 碼器11進行一系列處理所需要的時間，其結果是可實現 統整體的處理速度的高速化。另外，在本實施例中，、部 RAM16與CD-ROM解碼器11是設置在同一半導體基板上，因σ 此也提高了經由内部RAM16進行資料傳送的處理速产。 而且，在本實施例中，由CD-R0M解碼器u向緩衝 RAM 1 9存取只發生在讀取從主電腦傳送的資料時。因 可以確保對緩衝RAM19的存取寬容度，其結果，例士 。 擴大從微處理器等其他處理電路對存取量^更’多的° 1 α。 接著’請參照第3圖’說^在⑶―RQM資料再生時的CD_ 1244642 MM 92102508_Ίψ年 L 月^ B_修正 _ 五、發明說明（8) ROM解碼器11各部資料的流程。從Dsp側每輸入1個資料s (η) ’經由DSP介面18而分別寫入至内部RAM16以及緩衝 RAM1 9。寫入至内部RAM1 6的資料s(n)與下1次輸入的資料s (n + 1 )合併寫入至ECC處理電路17。然後在ECC處理電路 1 7上’對應寫入的資料而根據記錄時附加的錯誤校正碼 ECC進行碼錯誤校正處理。錯誤校正處理的結果，如果資 料S ( η)有錯誤，只將錯誤的部分改寫成正確的資料。這個 改寫過程與分別向内部“…6及緩衝RAM19記入CD —R0M資料 是同時進行的。

完成了錯誤校正處理的資料S(n)，從内部RAM16讀出 到EDC處理電路1 4。然後在EDC處理電路上，對讀入的資料 根據記錄時附加的錯誤檢測碼EDC進行運算處理，檢查有 無碼錯誤。由於錯誤檢測碼EDC本身沒有錯誤校正功能， 當檢查出碼錯誤時，在CD-ROM資料上附加錯誤標誌後輸 出0 這些 作， 期間 電腦 在這 測的 ，從 料讀 定向 傳送 出動 料塊 應主 誤檢 因此 的資 的設 料的 資料S(n)向ECC處理電路17與EDC處理電路14的讀 會在下1個資料S(n +1)從dsp被輸入期間（1個資 )内完成。在緩衝RAM1 9記錄的資料s( n)，則會 方面的要求而依序地讀入主介面12。 樣的處理中，對CD —R0M資料碼進行錯誤校正與錯 處理是由緩衝RAM19、内部RAM16分割分配進行。 内部RAM向ECC處理電路17或者向EDC處理電路14 出期間，停止對緩衝RAM19的存取，可以廣範圍 主電腦傳送資料的時間。其結果可以使⑶咄⑽資 速度高速化，也可以方便地對應高品

第12頁

第5圖為繪示對緩衝^^{19與内部RAM16寫入位址信號 和讀出位址信號的位址生成電路的構成的方框圖。另外， 第6圖（a)、（b)為繪示在記錄資料時，緩衝RAM19與内部 RAM16的利用狀態的1個實例的模式圖，第7圖（3)、（b)為 繪示在資料再生時的内部RAM16與緩衝RAM19的利用狀態的 一例。該位址生成電路係配置在與CD_R〇M解碼器丨丨的同— 半導體基板上，分別地對應緩衝RAM19與内部RAM16而形成 獨立的設置。 位址生成電路由第1〜第4位址生成器21〜24、鎖存器 25a、2 5b、多工器26a、26b、加法器27a、27b、位址選^ 部28所構成。第1位址生成電路21生成在RAM資料記錄區域 内没置的母個資料塊區域内規定的區域的增量順序的位址 #號W A。第2位址生成電路2 2生成對應1資料塊區域内規定 區域之錯誤校正處理、錯誤檢測處理，而以固有的順序指 定的位址信號CA。第3位址生成器23生成表示資料記錄區曰 ，内的每個資料塊區域的前列位址的前列位址信號^匕。 第4位址生成器2 4生成按規定順序的資料記錄區域從〇〜最 後一個位址順序指定的位址信號RA。鎖存器25a在從第*位 址生成器2 4輸出的位址信號r A中，對以一個資料塊為單位 表不的一個資料塊區域的前列位址進行鎖存。多工器Μ 讀取前列位址信號WHh與鎖存器25b的輸出，根據從 制CD-R0M解碼器丨丨全體動作的控制微處理器發出的指示: 任選一方輸出。多工器26b讀取前列位址信號WHh與 哭 25b的輪出’與多工器26a相同，也根據控制微處理器的指

l〇819pifl.ptc 第13頁 案號 92102508 修正 曰 1244642 五、發明說明（10) 示選擇其一輸出。加法器27a對多工器26a的輪出與位址信 號WA進行加法運算。加法器27b對多工器26b的輸出與位址 信號CA進行加法運算。位址選擇部28讀取加法器27a、27b 與位址h號RA ’從其中選擇一個作為存取位址向緩衝 R Α Μ 1 9或者内部R Α Μ 1 6輸出。該位址選擇部2 8與控制微處理 器連接，在位址選擇部2 8上配合從主電腦讀取資料、錯誤 校正處理等操作而選擇、規定每次的存取位址。 以下對CD-ROM資料記錄和再生時分開進行說明，首先 參照第6圖（a)、（b)說明在CD-ROM資料記錄時的位址生成 電路的動作。另外，CD-ROM解碼器1 1對多個資料塊的各種 處理是以並行、分時方式進行的。因此，在這裏從主電腦 讀取處理的資料塊n+l、錯誤校正處理的資料塊1)和至DAS 之資料輸出處理的資料塊n— i是各自並行處理的。 對於CD-ROM解碼器11，資料塊n + 1的資料s(n + 1)從主 電腦傳送來時，輸入資料S(n + 1)寫入到缓衝RAM19的用於 儲f資料塊n + l的分配區域裏。此時，位址生成電路以多 ::26a而選擇前列位址WAh侧，以加法器26&算出位址信 列位址信號Μ，並將這個算出信號作為寫入位 —a ^ (E)輸出。由於該寫入位址信號^(£：)是由順次指 二個=貝料塊區域内的規定區域的位址信號和表示 =塊⑷區域一的前列位址的位址信號議加算而成的，如第 的V = Γ不的那樣，成為順次指定分配資料塊n+1區域 m然後藉由位址選擇部2 8選擇寫入位址信號w a (E)，並將資料5(11 + 1)寫入規定的區域。 ^且’在CD-ROM解碼器u中，與資料s(n+1 )讀取並 第14頁 1244642 案號 92ln?RnR °ΐφ 年曰 樣 五、發明說明（11) 行，對資料塊η的資料S( η)進行錯誤校正處理，也就是進 行錯誤校正碼ECC、錯誤檢測碼EDC與向内部RAM16輸出資 料的處理。此時，在位址生成電路進行錯誤校正處理時， 以多工器26b選擇前列位址信號WAh側，並選擇加法器27b 將前列位址信號Wah與位址信號CA相加，然後作為錯誤校 正位址信號輸出。這個錯誤校正位址信號CA ( E)由於是從 配合錯誤校正處理一個資料塊區域内之規定區域以固有順 序指定的位址信號CA和表示分配資料塊η區域的前列位址 之刖列位址信號W A h，經加法運算而生成的，所以如第6圖

(a )所示，成為以固有順序指定分配資料塊^區域的信號。 然後，由位址選擇部28選擇錯誤校正位址信號，對資料塊 η貫施錯誤校正處理。另一方面，如果是在向内部RAM1 6輸 出的情況下，由位址選擇部28選擇位址信號RA。這個位址 信號Ra可作為讀出位址信號RA(E)輸出，如此，資料塊^的 區域内已經完成寫入的資料係作為輸出資料s ( η )依序向内 部RAM16輸出。 另外’在CD-ROM解碼器11中，與從緩衝RAM1 9的資料s (ι〇的_輸出處理並行，並向内部RAM16進行寫入資料s(n)、 進行貧料S(n)的錯誤訂正處理與進行資料Vn—丨）的輸出處 理 ^時’位址生成電路在進行資料S (η )寫入時，由位址 迖擇邛28選擇經由多工器26 &所選擇之由前列位址信號Wah 與位址#號力八相加而得到之寫入位址信號WA(E)，向内部 RAM 16輸出。而在錯誤校正處理時，由位址選擇部以選擇

、至ί夕工恭2 6b加异選擇的前列位址信號Wah與位址信號CA 戶斤#到tit $才交正位址信號以“）作為存取位址輸出。在 ................r __________ ___

1麵 第15頁 1244642 案號 92102508 >1 修正 五、發明說明（12) 資料S(n-1 )輸出時，由位址選擇部28選擇位址信號RA而作 為讀出位址信號R A ( E )輸出。另外，位址選擇部2 8對寫入 位址信號W A ( E )、錯誤校正位址信號C A ( E )、讀出位址信號 RA(E)的選擇是與各種操作配合，並行、分時進行的。 然後’請參照第7圖（a)、（b)，說明CD-ROM解碼器1 1 在再生處理時位址生成電路的動作。CD-ROM解碼器1 1在進 行再生處理時，與記錄處理一樣，各種處理都是對多個資 料塊’並行、分時進行的。於是，從Dsp的讀取處理的是 資料塊n+1、錯誤校正處理的是資料塊^、而向主電腦的輸 出的是資料塊η - 1。 ^對於CD-ROM解碼器1 1，當資料塊的第η + ι的資料s(n + 1)仗DSP达出時，這個輸入資料s(n+1)寫入到緩衝與 2I : H。此時在位址生成電路中，由位址選擇部 ，把其作為寫入位址輸出。於是，輸入 貝個F I j照從儲存資料塊η的資料S ( η )的區域的下 一個£域，按照輸入順序而依次地寫入。 CD-ROM解碼哭η φ 车 料s(n+l)的寫入;理::和向緩衝RAM19與内部RAM16之資 所使用之資料塊/的資並料仃以的是對應緩衝1^^19與内部“鼢6 行錯誤校正處理和錯誤之錯誤校正處理，也就是進 由多工器26a選擇鎖存、双二处理。此時，位址生成電路藉 器25b的輸出與位址;b的輪出，藉由加法器27將鎖存 為錯誤校正位址作％°rA U A進行相算，把這個相加信號作 信號CA (D)為由已^經〜輪（=進行輪出。這個錯誤校正位址 的前列位址，也就入元畢之一個資料塊前一資料S( n) I麵 ㈣論與由^順.序指

10819pifl.ptc 第16頁

1244642 ^ 92102508 五、發明說明（13) 定的一個資料塊的特定區域的位址信號CA加算而成的， 以如第7圖（a)、（b)所示’成為以特定順序指定資料塊 資料S(n)的記錄區域的信號。然後藉由位址選擇部， 這個錯誤校正位址信號CA(E)作為對緩衝RAM19/内部RAM16 的存取地址輸出。 另外，在CD-ROM解碼器丨丨中，與向資料s(n)的錯誤校 正處理並行，執行使用内部RAM16的資料塊n-1之資料s(n η的輸出處理。此時，位址生成電路藉由多工哭26a選 鎖存器25b的輸出，藉由加法器27a加算鎖存器f5a的輸 與位址信號WA，將加算信號作為讀出位址信號^(1))輸 出。這個讀出位址信號RA(D)是由表示對輪入資料s(n+i) 兩個資料塊則的資料S ( η - 1)的前列位址的鎖存器2 5 b的輸 出W^h與依序指定一個資料塊内的規定區域的位址信號— 加算生成的，因此如第7圖（b)所示，成為依序指定儲〜存資 =塊Π-1區域的信號。然後，藉由位址選擇部28選擇讀出、 信號RA(D)作為存取位址輸入至内部RAM16。由此，把儲存 在RAM1 6裏的資料s(n-1)輸出至主電腦。 在以上的實施例中，其係以在CD—R/CD_RW系統裏使用 的作為記錄媒體的CD-R/CD-RW光碟為例做說明。但本發明 並不限於此，作為可以寫入資料的設備，如dvd_r等使x用 其他媒體的系統也可適用。

根據本發明，從主電腦讀取資料的處盥 電路讀出資料的處理是由緩衝ram分配，而其、二的 由内部RAM分配。所以，即便是處於從主電腦讀取資料的 ，也，與其無關& $行正常的算出錯誤檢測碼EDC

l〇819pifl.ptc 纖Mil獅丨

1244642 案號 92102508 修正 五、發明說明（14) 與錯誤校正碼ECC的處理。從而，可大幅縮短由CD-ROM解 碼器進行一系列處理的需要時間，其結果，可實現系統整 體的處理速度的高速化。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍内，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者為準。

10819pi f 1 .ptc 第18頁 1244642 案號92102508 94-车Ci月力曰 修正 圖式簡單說明 第1圖為繪示本發明實施例的概要構成的方框圖。 第2圖為繪示在記錄CD-ROM資料時的第1圖所示的各部 的資料流程的時序圖。 第3圖為繪示在再生CD-ROM資料時的第1圖所示的各部 的資料流程的時序圖。 第4圖為繪示CD-ROM資料錯誤校正碼的說明圖。 第5圖為繪示位址生成電路的方框圖。 第6圖為繪示在CD-ROM資料記錄時的緩衝RAM1 9/内部 RAM1 6使用情況的說明圖。

第7圖為繪示在CD-ROM資料再生時的缓衝RAM1 9 /内部 RAM1 6使用情況的說明圖。 第8圖為繪示以往的CD-R/RW系統的概要構成的方框 圖。 第9圖為繪示CD-ROM資料格式的說明圖。 [圖式標記說明] 1、11 : CD-ROM 解碼器 2 :數位信號處理電路 3 :類比信號處理電路

4 :讀寫頭 5 ·光碟

6 :讀寫頭控制電路 7、19 :緩衝RAM 8 :控制微處理器 12 ·主介面

10819pifl .ptc 第19頁 1244642 _案號92102508 年G 月>?日_修正 圖式簡單說明 13 外部記憶體控制 電 路 14 錯誤檢測處理電 路 15 内部記憶體控制 電 路 16 内部RAM 17 錯誤校正處理電 路 18 DSP介面 21 第1位址生成器 22 第2位址生成器 23 第3位址生成器 24 第4位址生成器 2 5a 、2 5 b :鎖存器 26a 、2 6 b :多工器 27a 、2 7 b :加法器 28 :位址選擇部 第20頁 10819pi fl.ptc

Claims (1)

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(、申請專利範圍 1 · 一種資料處理裝置，係為一種與一缓衡記憶體連接 的’對以規定的位元組數為單位構成資料塊的一數位資料 進行級衝存取的同時，附加一錯誤檢測碼與〆錯誤校正碼 的資料處理裝置，其特徵在於包括·· 以1資料塊為單位把該數位資料寫入該缓衝記憶體的 一第1介面； 後 ^該緩衝記憶體以丨資料塊為單位，讀取該數位資料 算出該錯誤檢測碼的一檢測處理電路； 把附力了。亥錯誤檢測碼的該數位資料以1資料 。口 位讀取後:算出該錯誤校正碼的一錯誤校正處理電路、、、；早 儲存4數位資料、該錯誤檢測碼、該錯誤 内部記憶體；以及 此碼的一 把該内部記憶體裏儲存的資料以丨資 一第2介面。 早位輪出的 2·如申請專利範圍第丨項所述之資料處理 徵在於該内部記憶體將從該檢測處理電路輸出衷置，其特 測碼附加在該數位資料中並儲存之，並且對兮_ -錯誤檢 J:加有該錯誤檢測碼的資料附加從該錯誤校2資料中 輸出的該錯誤校正碼並儲存之。 仅正處理電路 «力3於如申請專利範圍第1項所述之資料處理裝置* 徵在於· 衣罝，其特 該第2介面將附加了該錯誤校正碼與 ，位資料以1資料塊為單位讀取後，向該緩衝tr馬的 該内部記憶體輸出； 衝冗憶體與

1244642 _案號92102508 7牛年 6月曰 修正_ 六、申請專利範圍 該錯誤校正處理電路對從該内部記憶體讀出的該數位 資料實施一錯誤校正處理，並將該錯誤校正處理之結果輸 出到該内部記憶體及該緩衝記憶體； 該檢測處理電路對該内部記憶體讀出之已實施該錯誤 校正處理的該數位資料實施一錯誤檢測處理；以及 該第1介面讀取被儲存在該緩衝記憶體t之已實施該 錯誤校正處理與該錯誤檢測處理的資料，並以1資料塊為 單位輸出。 4. 如申請專利範圍第1項至第3項之任一項所述之資料 處理裝置，其特徵在於包括用於控制向該缓衝記憶體輸入 輸出資料的一外部記憶體控制電路與用於控制向該内部記 憶體輸入輸出資料的一内部記憶體控制電路。 5. 如申請專利範圍第1項至第3項之任一項所述之資料 處理裝置，其特徵在於該内部記憶體至少具有能夠儲存2 個該數位資料塊的容量。 6. 如申請專利範圍第4項所述的資料處理裝置，其特 徵在於該内部記憶體至少具有能夠儲存2個該數位資料塊 的容量。

10819pi f1.ptc 第22頁 1244642 案號92102508 年 、中文發明摘要（發明名稱：資料處理裝置） 曰 修正 一種負料處理裝置，其中主介面12將從主電腦讀取的 一貝料向緩衝RAM19輸出。外部記憶體控制電路13將儲存在 緩衝RAM19中的資料向内部^|^16輸出，同時向EDC處理電 路14輸出。EDC處理電路將算出的錯誤檢測碼肿^向内部 RM16輸产。ECC處理電路17根據被儲存在内部RM16中的 資料计算出錯誤权正碼ECC，並將算出的錯誤校正碼ECc輸 出至内部RAM 1 6。DSP介面1 8將完成所有處理的資料從内部 RAM16讀出，並輸出到向DSP側。由此可提高錯誤校正處理 效率，提高系統整體的處理速度。 伍、（一）、本案代表圖為：第___1___圖 (二）、本案代表圖之元件代表符號簡單說明： 11 : CD-ROM解碼器 12 :主介面 六、英文發明摘要~(發明名稱：DATA PROCESSING APPARATUS)

A data processing apparatus is provided for enhancing error correction efficiency and processing speed of whole system. The host interface 12 outputs the data from host computer to buffer RAMI 9. Outer memory control circuit 13 outputs the data stored in the buffer RAM 19 to the inner RAM 16 and EDC processing circuit 14. EDC processing circuit 14 outputs calculated error

10819pi fl.ptc 第2頁 案號 92102508 1244642 四、中文發明摘要 年G月>?曰 修正 (發明名稱：資料處理裝置） 13 外部記憶 體 控 制 電路 14 錯誤檢測 處 理 電 路 15 内部記憶 體 控 制 電路 16 内部RAM 17 錯誤校正 處 理 電 路 18 DSP介面 19 緩衝RAM 六、英文發明摘要（發明名稱·· DATA PROCESSING APPARATUS)

detection code EDC to inner RAM 16. ECC processing circuit 17 calculates error correction code ECC based on the data stored in inner RAM 16 and outputs the calculated error correction code ECC to inner RAM 16. DSP interface 18 outputs the data that is processed from the inner RAM 16 to the DSP.

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