SU980159A1 - Устройство дл выбора свободных зон в пам ти - Google Patents

Description

Изобретение относится к запоминающим устройствам и может быть исполь*· зовано для выбора свободных зон в памяти.

Известно устройство для выбора ин- 5 формации из блоков памяти, которое содержит накопитель, регистры и формирователи управляющих сигналов и позволяет выбирать информацию из накопителя путем преобразования кода, поступающего во входной регистр в адрес ячейки, из которого считывается информация [Ц. Однако данное устройство не позволяет выбирать адреса свободных зон памяти. 15

Наиболее близким к предлагаемому является устройство для распределения памяти, содержащее регистр обмена, два дешифратора, шифратор, счетчик, регистры, элементы И, элементы ИЛИ 20 и позволяющее производить .поиск свободных зон и занесение кодов их адресов в соответствующие регистры и считывание с этих регистров по сигналу ’’Выдать’’ из процессора (2). 25

Недостатком известного устройства является низкое быстродействие, так как поиск свободной зоны осуществляется путем анализа слова, считывав/мого из памяти по заданному адресу, поступающему с выхода счетчика адресов , и переход на считывание слова по следующему адресу возможен только / после окончания анализа слова по предыдущему адресу и записи кода свободной зоны во вспомогательные регистры путем добавления +1 в счетчик адресов. Кроме того, невозможен одновременный поиск и выдача кодов 'свободных зон в процессор.

Цель изобретения - повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для выбора свободных зон в памяти, содержащее первый, дешифратор_г счетчик, выходы которого соединены с входами второго дешифратора, шифратор, накопитель, элемент ИЛИ и блок управления, введены блоки очередности выбора, причем первый 'управляющий вход первого блока очередности выбора подключен к первому выходу блока управления, выходы которого со второго по шестой соединены соответственно со вторым, третьим и четвертым управляющими входами блоков очередности выбора и одними из входов накопителя, другие входы ^которых подключены к выходам дешифраторов, а выходы соединены с инфор мационными. входами блоков очередности выбора/ информационные выходы которых соединены с входами элемента ИЛИ и одними из входов шифратора,» другие входы которого подключены к выходам второго дешифратора, первый управляющий *вход каждого блока очередности выбора, кроме первого, ^соединен с управляющим выходом.предыдущего блока очередности выбора, управляющий выход последнего блока очередности выбора подключен к входу счетчика и первому входу блока уп- .

равления, второй вход которого соединен с выходом элемента ИЛИ.

Каждый блок очередности выбора со- . держит элементы И, элемент НЕ и триг- ³ геры, причем выход первого элемента И подключен к входу элемента НЕ, выход которого соединен с одним_:из входов второго элемента И, а вход - с ' одним из входов третьего элемента И, 20 выход которого подключен к одному из входов первого триггера, выход последнего соединен с одним из входов четвертого элемента И, выход которого подключен к одному из входов второго 25 триггера, выход последнего соединен с одним из входов первого элемента И, другие входы второго и третьего элементов И объединены и являются одним из входов блока, другими входами ко- 30 торого являются другие входы первого и четвертого элементов И и триггеров, а выходами блока являются выходы второго и четвертого элементов И.

На фиг. 1 изображена функциональ- 35 ная схема устройства для выбора свободных зон в памяти; на фиг. 2 функциональная схема блока очередности выбора; на фиг. 3 - функциональная схема накопителя; на фиг. 4 - дд временные диаграммы, поясняющие работу устройства.

Устройство (фиг. 1) для выбора свободных зон в блоке 1 памяти содержит первый дешифратор 2 адреса, накопитель 3, блоки .4 очередности выбора, блок 5 управления, шифратор 6, элемент ИЛИ 7, счетчик 8 и второй дешифратор 9. Шифратор б имеет выход 10.

Каждый блок 4 очередности выбора ^3υ включает (фиг. 2) первый 11, второй 12, третий 13 и четвертый 14 элементы И, элемент НЕ 15 и первый 16 и второй 17 триггеры.

В блок 5 управления введены (фиг. 1.. 55 многотактный генератор 18 импульсов, третий 19, четвертый 20 и пятый 21 триггеры, регистр 22 команд, пятый 23, шестой 24, седьмой 25, восьмой 26 и девятый 27 элементы И и элементы_к60 ИЛИ 28-30.

Накопитель 3 содержит (фиг. 3) первую группу элементов И 31, регистры 32, элемент НЕ 33, вторую группу элементов И 34 и группу элементов ИЛИ 35. ¢5

Предлагаемое устройство работает следующим образом.

Накопитель 3 выполнен таким образом, что каждому адресу 1-2* в блоке памяти, по которому записывается информация, соответствует один бит памяти в накопителе 3, т.е; код занятого адреса записывается в единично-позиционном коде. · .

При записи информации в блок 1 памяти по команде ¹¹ Запись¹’ из процессора (не показан) через элемент ИЛИ 30 одновременно осуществляется запись.единицы с выхода дешифратора в соответствующий разряд соответствующего регистра 32 в накопителе

3. Разрядность одного регистра 32 соответствует числу блоков 4‘. При наличии из процессора команды ¹’Признак’ ¹ (устройство находится в режиме поиска свободной зоны) на вход накопителя 3 поступает постоянный сигнал с регистра 22, по которому на выходы накопителя 3 подключаются инверсные выходы регистров 32.

При поступлении команды ¹’Выдать’’ из процессора с ’’Признаком’’ выбора свободной зоны обе команды записываются в регистр 22 и одновременно сигнал ’’Выдать’’ устанавливает через элемент ИЛИ 29 в ’’1’’ триггер 20, сигнал с выхода которого поступает на один из входов элемента И 24. При поступлении на другой вход элемента И 24 тактового импульса Т1 (фиг. 4) с его выхода формируется сигнал ’'Пуск’’ на вход первого блока 4 . Одновременно сигнал ’’Пуск’’ устанавливает в ’’1’’ триггер 21. По тактовому импульсу Т2 сигнал с выхода триггера 21 устанавливает в ¹’О’’ триггер 20, а по тактовому импульсу ТЗ устанавливается в ’’0’’ триггер 21.

Сигнал ’’Пуск’’ с выхода блока 5 поступает на вход первого блока 4 и опрашивает состояние первого выхода первого регистра 32 накопителя 3. При наличии ’Ί’’ на этом выходе, что соответствует свободному адресу, сигнал с выхода элемента И 11 по сигналу ’’Пуск’’ устанавливает через элемент И 13 в 1 триггера 16 и одновременно запрещает через элемент НЕ 15 прохождение пускового импульса через элемент И 12 на вход второго блока 4.

По тактовому импульсу Т2 сигнал с выхода триггера 16 через элемент И 14 поступает на вход шифратора 6 и на вход элемента ИЛИ 7. На Выходе 10 шифратора 6 получают адрес свободной зоны памяти, который поступает в процессор. Одновременно устанавливается в ' ’ 1 ’ ’ триггер 17, нулевой потенциал с инверсного выхода которого блокирует вход элемента И 11, запрещая прохождение сигнала

I с входа элемента И 11 на вход элемента И 13. Затем по тактовому импульсу ТЗ, поступающему с блока 5 управления, устанавливается в ''О'* триггер 16. По сигналу с выхода элемента ИЛИ 7 формируется донесение в процессор ''Исполнено'' о наличии на 'выходах устройства адреса свободной зоны. Одновременно, если совместно с сигналом ''Выдать ¹' процессор выдал и сигнал ''Запись'', по сигналу ''Исполнено’' формируется через эле менты И 26 и ИЛИ 30 сигнал ''Запись') по которому при наличии в процессоре информации для записи может сразу же быть записана информация по выбран.ному адресу.

Сигнал с выхода элемента ИЛИ 7 устанавливает через элемент ИЛИ 29 в ’’ 1'* триггер 20, с выхода которого через элемент И 24 по тактовому импульсу 11 формируется повторный сигнал ’’Пуск'* в блоки 4. Так как на вход элемента И 11 поступает нулевой сигнал с инверсного выхода триггера 17, сигнал с выхода элемента И 11 запрещает прохождение второго импульса ’’Пуск'' через элемент И 13 и разрешает через элемент НЕ 15 прохождение пускового импульса на пусковой вход второго блока 4 через элемент И 12. Сигнал ''Пуск'' проходит на вход элемента И 11 второго блока 4 и опрашивает состояние второго входа блока 4. При наличии на этом входе ’' 1' ' формируется адрес второй свободной зоны. При наличии на втором входе ''О*'(т.е. адрес занят) пусковой сигнал через элемент И 12 второго блока 4 поступает на пусковой вход третьего блока 4 и опрашивает состояние третьего входа, и, если на его входе присутствует ' ' 0 ' ’, пусковой импульс сразу’· же поступает на пусковой вход четвертого блока 4, т.е. время опроса занятых адресов обусловлен только задержкой на элементах И 12 блоков 4 и только при опросе адреса свободной, зоны происходит задержка на время выдачи адреса свободной зоны на выходные шины адреса и формирования сигнала ''Исполнено'’.

Пусковой сигнал с выхода последнего блока 4 поступает на входы счетчика 8 и блок*. 5 управления. Счетчик 8 переходит в следующее состояние, сигналы кода состояния с его выходов поступают на входы дешифратора 9, на выходе которого формируется управляющий сигнал, который поступает на вход, накопителя 3 и подключает выходы второго регистра к входам блоков 4.

Одновременно сигнал с выхода последнего блока 4 поступает на вход блока 5 управления и устанавливает , в '4'· триггер 19, с выхода которого по тактовому импульсу Т2 через 65 элементы И 23 и ИЛИ 28 формируется сигнал *'Сброс'' в блоки 4, по которому все триггеры 17 всех блоков 4 устанавливаются в ' Ό, сигнал с выхода элемента И 23 поступает также 5 на вход элемента ИЛИ 29 и устанавливает в ’Ί'¹ триггер 20, с выхода которого через элемент И 24 по тактовому импульсу 11 формируется сигнал ¹'Пуск* ’ в блоки 4, по которому на10 чинается опрос второго регистра накопителя 3. Таким образом, осуществляется опрос всех регистров накопителя 3. Сигнал переполнения счетчика 8 поступает на выход ‘'Стоп'' уст15 ройства, служит для прекращения поиска свободной зоны памяти и одновременно является донесением об от. сутствии свободных зон в блоке 1 памяти.

2Q По сигналу ''Выдать*' без ''Признака '' выбора свободной эоны с процессора, на входе накопителя 3 отсутствует постоянный сигнал. При отсутствии этого сигнала осуществляется 25 через элемент НЕ 33 подключение к входам блоков 4 прямых, а не инверсных выходов регистров 32 накопителя 3, что позволяет осуществлять опера. тивный поиск занятых, зон блока 1 памяти с выводоминформации по сигна³ лу ''Считывание'', формируемому блоком 5 управления при нахождении каж дого адреса занятой зоны, и одновременной выдачей адресов занятых зон на выходы устройства.

Конструктивные особенности предлагаемого технического решения позволяют повысить быстродействие устройства путем введения блоков очередности выбора, позволяющих производить 40 автоматический пропуск адресов занятых зон памяти,а также вследствие того, что время выборки свободных зон памяти определяется только количеством свободных адресов памяти.

Claims (2)

1. (54) УСТРОЙСТЮ ДЛЯ ВЫБОРА СВОБОДНЫХ ЗОН В ПАМЯТИ Изобретение относитс  к запоминающим устройствам и может быть иcпoль зрвано дл  выбора свободных зон в па м ти. Известно устройство дл  выбора ин формации из блоков пам ти, которое содержит накопитель, регистры и формирователи управл ющих сигналов и позвол ет выбирать информацию из накопител  путем преобразовани  кода, поступающего во входной регистр в адрес  чейки, из которого считываетс  информаци  11. Однако данное уст ройство не позвол ет выбирать адреса свободных зон пам ти. Наиболее близким к предлагаемому  вл етс  устройство дл  распределени  .пам ти, содержащее регистр обмен два дешифратора, шифратор, счетчик, регистры, элементы И, элементы ИЛИ и позвол ющее производить -поиск сво бодных зон и занесение кодов их адресов в соответствующие регистры и считывание с этих регистров по сигналу Выдать из процессора .2. Недостатком известного устройства  вл етс  низкое быстродействие, так как поиск свободной зоны осуществл етс  путем анализа слова, считывае ,мого из пам ти по заданному адресу, поступающему с выхода счетчика адресов , и переход на считывание слова по следунлцему адресу возможен только . после окончани  анализа слова по предыдущему сщресу и записи кода свободной зоны во вспомогательные реТистры путем добавлени  -Ы в счетчик адресов. Кроме того, невозможен одновременный поиск и выдача кодов свободных зон в процессор. Цель изобретени  - повышение быстродействи  устройства. Поставленна  цель достигаетс  тем, что в устройство дл  выбора свободных зон в пам ти, содержащее первый дешифратор,- счетчик, выходы которого соединены с входами второго дет ифратора , шифратор, накопитель, элемент ИЛИ и блок управлени , введены блоки очередности выбора, причем первый управл кхций вход первого блока очередности выбора подключен к первому выходу блока управлени , выходы которого со второго по шестой соединены соответственно со вторым, третьим и четвертым управл ющими входами блоков очередности выбора и одними из входов накопител , другие входы :которых подключены к выходам дешифраторов , а выходы соединены с инфор мационными входами блоков очередности выбора/ информационные выходы которых соединены с входами элемента ИЛИ и одними из входов шифратора,, другие входы которого подключены к выходам второго дешифратора, пер , вый уг}равл ющий вход каждого блока очередности выбора, кроме первого, (соединен с управл ющим выходом пре дущего блока очередности выбора, управл ющий выход последнего блока очередности выбора подключен к входу , счетчика и первому входу блока уп . равленй , второй вход которого соеди нен с выходом элемента ИЛИ. Каждый блок очередности выбора со держит элементы И, элемент НЕ и триг геры, причем выход первого элемента И подключен к входу элемента НЕ, выход которого соединен с одним из вхо дов второго элемента И, а вход - с одним из входов третьего элемента И выход которого подключен к одному из входов первого триггера, выход после него соединен с одним из входов четвертого элемента И, выход которого подключен к одному из входов второго триггера, выход последнего соединен с одним из входов первого элемента И другие входы второго и третьего элементов И объединены и  вл ютс  одним из входов блока, другими входами которого  вл ютс  другие входы первого и четвертого элементов И и триггеров а выходами блока  вл ютс  выходы второго и четвертого элементов И. На фиг. 1 изображена функциональна  схема устройства дл  выбора свободных зон в пам ти; на фиг. 2 функциональна  схема блока очередности выбора; на фиг, 3 - функционал на  схема накопител ; на фиг. 4 временные диаграммы, по сн ющие работу устройства. Устройство (фиг. 1) дл  выбора свободных зон в блоке 1 пам ти содержит первый дешифратор 2 адреса, накопитель 3, блоки .4 очередности вы бора, блок 5 управлени , шифратор б элемент ИЛИ 7, счетчик 8 и второй дешифратор 9. Шифратор 6 имеет выход 10. Каждый блок 4 очередности выбора включает (фиг. 2) первый 11, второй 12, третий 13 и четвертый 14 элемен ты И, элемент НЕ 15 и первый 16 и второй 17 триггеры. В блок 5 управлени  введены (фиг. 1 многотактный генератор 18 импульсов третий 19, четвертый 20 и п тый 21 триггеры, регистр 22 команд, п тый 23, шестой 24, седьмой 25, восьмой 26 и дев тый 27 элементы И и элемен ИЛИ 28-30. . Накопитель 3 содержит (фиг. 3) п вую группу элементов И 31, регистры 32, элемент НЕ 33, вторую группу эл ментов И 34 и группу элементов ИЛИ 35. Предлагаемое устройство работает следующим образом. Накопитель 3 выполнен таким образом , что каждому адресу 1-2 в блоке 1пам ти, по которому записываетс  информаци , соответствует один бит пам ти в накопителе 3, т.е; код зан того адреса записываетс  в единично-позиционном коде.. . При записи информации в блок 1 пам ти по команде Запись из процессора (не показан) через элемент ИЛИ 30 одновременно осуществл етс  запись .единицы с выхода дешифратора 2в соответствующий разр д соответствующего регистра 32 в накопителе 3. Разр дность одного регистра 32 соответствует числу блоков 4. При наличии из процессора команды Признак (устройство находитс  в режиме поиска свободной зоны) на вход накопител  3 поступает посто нный сигнал с регистра 22, по которому на выходы накопител  3 подключаютс  инверсные выходы регистров 32. При поступлении команды Выдать из процессора с Признаком выбора свободной зоны обе команды записываютс  в регистр 22 и одновременно сигнал Выдать устанавливает через элемент ИЛИ 29 в Ч триггер 20, сигнал с выхода которого поступает на один из входов элемента И 24. При поступлении на другой вход элемента И 24 тактового импульса Т1 (фиг. 4) с его выхода формируетс  сигнал Пуск на вход первого блока 4 . Одновременно сигнгш Пуск устанавливает в триггер 21. По тактовому импульсу Т2 сигнал с выхода триггера 21 устанавливает в О триггер 20, а по тактовому импульсу ТЗ устанавливаетс  в О триггер 21. Сигнал Пуск с выхода блока 5 поступает на вход первого блока 4 и опрашивает состо ние первого выхода первого регистра 32 накопител  3. При наличии на этом выходе. что соответствует свободному адресу, сигнал с выхода элемента И 11 по сигналу Пуск устанавливает через элемент И 13 в Ч триггера 16 и одновременно запрещает через элемент НЕ 15 прохождение пускового импульса через элемент И 12 на вход второго блока 4. По тактовому импульсу Т2 сигнал с выхода триггера 16 через элемент И 14 поступает на вход шифратора 6 и на вход элемента ИЛИ 7. На быходе 10 шифратора 6 получают адрес свободной зоны пам ти, который поступает в процессор. Одновременно устанавливаетс  в 1 триггер 17, нулевой потенциал с инверсного выхода которого блокирует вход элемента И 11, запреща  прохождение сигнала с входа элемента И 11 на вход элеме та И 13. Затем по тактовому импульс ТЗ, поступающему с блока 5 управлени , устанавливаетс  в О тригге 16. По сигналу с выхода элемента ИЛИ 7 фор1«1руетс  донесение в процессор Исполнено о наличии на выходах устройства адреса свободной зоны. Одновременно, если совместно с сигналом Выдать -процессор выдал и сигнал Запись, по сигналу Исполнено формируетс  через эле менты И 26 и ИЛИ 30 сигнал Запись по которому при наличии в процессор информации дл  записи может сразу ж быть записана информаци  по выбран .ному адресу. Сигнал с выхода элемента ИЛИ 7 устанавливает через элемент ИЛИ 29 в Ч триггер 20, с выхода которо го через элемент И 24 по тактовому импульсу Т1 формируетс  повторный сигнал Пуск в блоки 4. Так как на вход элемента И 11 поступает нулевой сигнал с инверсного выхода триггера 17, сигнал с выхода элемен та И 11 запрещает прохождение второ го импульса Пуск через элемент И 13 и разрешает через элемент НЕ 1 прохождение пускового импульса на пусковой вход второго блока 4 через элемент И 12. Сигнал Пуск проходит на вход элемента И 11 второго блока 4 и опрашивает состо ние второго входа блока 4. При наличии на формируетс  адрес . этом входе второй свободной зоны. При наличии О(т.е. адрес за на втором входе н т) пусковой сигнал через элемент И 12 второго блока 4 поступает на пусковой вход третьего блока 4 и опрашивает состо ние третьего входа, и, если на его входе присутствует О , пусковой импульс сра.зу же поступает на пусковой вход четвертого блока 4, т.е. врем  опроса зан тых адресов обусловлен только задержкой на элементах И 12 блоков 4 и только при опросе адреса свободной .зоны про исходит задержка на врем  выдачи адреса свободной зоны на выходные шины адреса и формировани  сигнала Исполнено. Пусковой сигнал с выхода последнего блока 4 поступает на входы счет чика 8 и блок. 5 управлени . Счетчик 8 переходит в следующее состо ние, сигналы кода состо ни  с его выходов поступают на входы дешифратора 9, на выходе которого формируетс  управл ющий сигнал, который поступает на вход, накопител  3 и подключает выходы второго регистра к входам блоков Одновременно сигнал с выхода последнего блока 4 поступает на вход блока 5 управлени  и устанавливает , в триггер 19, с выхода которого по тактовому импульсу Т2 через элементы И 23 и ИЛИ 28 формируетс  сигнал Сброс в блоки 4, по которому все триггеры 17 всех блоков 4 устанавливаютс  в О , сигнал с выхода элe teнтa И 23 поступает также на вход ИЛИ 29 и устанавливает в триггер 20, с выхода которого через элемент И 24 по тактовому импульсу Т1 формируетс  сигнал Пуск в блоки 4, по которому начикаетс  опрос второго регистра накопител  3. Таким образом, осуществл етс  опрос всех регистров накопител  3. Сигнал переполнени  счетчика 8 поступает на выход Стоп устройства , служит дл  прекращени  поиска свободной зоны пам ти и одновременно  вл етс  донесением об отсутствии свободных зон в блоке 1 пам ти. По сигналу Выдать без Признака выбора свободной зоны с процессора , на-входе накопител  3 отсутствует посто нный сигнал. При отсутствии этого сигнала осуществл етс  через элемент НЕ 33 подключение к входам блоков 4 пр мых, а не инверсных выходов регистров 32 накопител  3, что позвол ет осуществл ть оперативный поиск зан тых, зон блока 1 пам ти с выводоминформации по сигналу Считывание, формируемому бло- . ком 5 управлени  при нахождении каждого адреса зан той зоны, и одновременной выдачей адресов зан тых зон на выходы устройства. -Конструктивные особенности предлагаемого технического решени  позвол ют повысить быстродействие устройства путем .введени  блоков очередности выбора, позвол ющих производить автомати еский пропуск адресов зан тых зон пам ти,а также вследствие того, что врем  выборки свободных зон пам ти определ етс  только количеством свободных адресов пам ти. ; Формула изобретени  1. Устройство дл  выбора свободных зон в пам ти, содержащее первый дешифратор, счетчик, выводы которого соединены с входами второго дешифратора , шифратор, накопитель, элемент ИЛИ и блок управлени , отличаюЩ е е с   тем, что, с целью повышени  быстродействи  устройства, в него . введены блоки очередности выбора, причем первый управл ющий вход первого блока очередности выбораподключен к первому выходу блока управлени , выходы которого со второго по шестой соединены соответственно со вторым, третьим и четвертым управл ющими вхоами блоков очередности выбора и одними из входов накопител , другие входы которых подключены к выходам

   дешифраторов, а выходы соединены с информационными входами блоков очере ,цности выбора, информационные выходы которых соединены с входами элемента ИЛИ и одними из входов шифратора , другие входы которого подключены к выходам второго дешифратора, первый управл ющий вход каждого блока очередности выбора, первого соединен с управл ющим выходом предыдущего блока очередности выбора, управл ющий ВЫХОД последнего блока очередности выбора подключен к входу счетчика и первому входу блока управлени , второй вход которого соединен с выходом- элемента ИЛИ.
2. 2. Устройство поп 1, отли чающее с  тем, что каждый блок очередности выбора содержит элементы И, элемент НЕ и триггеры, причем выход первого элемента И подключен к-входу элемента НЕ, выход которого соединен с одним из входов второго

   элемента И, а вход - с одним из входов третьего элемента И, выход которого подключен к одному из входов первого триггера, вйход последнего соединен с одним из входов четвертого элемента И, выход которого подключен к одному из входов йторого триггера, выход которого соединен с одним из входов первого элемента Ц , другие входы второго и третьего элементов И объединены и  вл ютс  одним из входов блока, другими входами которого  вл ютс  другие входы первого и четвертого элементов И и триггеров а выходами блока  вл ютс  выходы втоtS рого и четвертого элементов И.

   Источники информации, прин тые во внимание при экспертизе

   1. Авторской свидетельство СССР № 557414, кл. G 11 С 8/00, 1974. 20 2. Авторское свидетельство СССР

   № 580556, кл. G И С 7/00, 1976 (прототип).

   , 1J

   L.

   Фи&.2

   Фи,3