SU1596390A1

SU1596390A1 - Устройство буферной пам ти

Info

Publication number: SU1596390A1
Application number: SU884487088A
Authority: SU
Inventors: Валерий Александрович Батраков; Сергей Вительевич Федосеев
Original assignee: Военная академия им.Ф.Э.Дзержинского
Priority date: 1988-09-26
Filing date: 1988-09-26
Publication date: 1990-09-30

Abstract

Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл организации обмена информацией между элементами многопроцессорных вычислительных систем, а также в автоматизированных системах управлени в качестве буферного устройства пам ти. Цель изобретени - повышение производительности. Устройство содержит первую группу 1 элементов И, входной регистр 2, вторую и третью группы 3 и 4 элементов И, элементы ИЛИ признаков 5 и 6, информационную группу 7 элементов ИЛИ, регистры записи 8 и чтени 9, дешифраторы адреса 10 и 11, М блоков 12 буферной пам ти. За счет обеспечени одновременной записи и считывани информации и за счет исключени передачи в устройство и дешифрации им адреса чейки блока буферной пам ти, в которую (из которой) записываетс (считываетс ) информации, так как данный адрес формируетс автоматически, повышаетс производительность обмена в системе. 2 ил.

Description

ел ю

о

СА

ю о

го

0Ui.1

Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл организации обмена информацией между элементами многопроцессорных вычислительных систем, а также в автоматизированных системах управлени в качестве буферного устройства пам ти;

Цель изобретени - повышение производительности устройства.

На фиг. 1 приведена функциональна схема устройства; на фиг. 2 - функциональна схема блока буферной пам ти.

Устройство содержит (фиг. 1) первую группу 1 элементов И, входной регистр 2, вторую 3 и третью 4 группы элементов И, элементы ИЛИ 5 и б признака, информационную группу 7 элементов У1ЛИ, регистры записи 8 и чтени 9, дешифраторы 10 и 11 адреса, М блоков 12 буферной пам ти, выходы 13 и 14 признака неготовности устройства , адресные входы 15 и 16 устройства, вход 17 стробировани записи устройства, вход 18 стробировани чтени устройства, вход 19 начальной установки устройства, информационный вход 20 устройства, информационный выход 21 устройства.

Блок 12 буферной пам ти содержит (фиг. 2) элементы 22-25 задержки, элементы ИЛИ 26 и 27, группу 28 элементов ИЛИ, триггер 29, элементы И 30-33, элемент НЕ 34, дешифраторы 35 и 36 (адреса), счетчики 37 и 38 адреса, схему 39 сравнени , N информационных регистров 40, N групп 41 элементов И первого блока, N групп 42 элементов И второго блока.

На фиг. 2 также обозначены выход 43 неготовности записи блока буферной пам ти , выход данных 44 блока буферной пам ти , выход 45 неготовности чтени блока буферной пам ти, первый вход 46 выбора блока буферной пам ти, вход 47 установки блока буферной пам ти, вход 48 стробировани чтени блока буферной пам ти, вход 49 стробировани записи блока буферной пам ти, вход 50 данных блока буферной пам ти , второй вход 51 выбора блока буферной пам ти.

Устройство работает следующим образом .

Код, установленный на регистре 8, определ ет адрес блока 12 буферной пам ти, в который должна быть записана информаци при очередном обращении к устройству в режиме записи. Код, установленный на счетч ип е 37 i-ro блока 12 буферной пам ти (i 1,М), определ ет адрес j-ro (j 1, N) регистра 40, в который записываетс информаци при очередном обращении к устройству в режиме записи.

Код, установленный на регистре 9, определ ет адрес блока 12 буферной пам ти, из которого должна быть считана информаци при очередном обращении к устройству в

режиме чтени . Код, установленный на счетчике 38 i-ro блока 12 буферной пам ти, определ ет адрес j-ro регистра 40, из которого считываетс информаци при очередном обращении к устройству в режиме чтени .

0 Запросы на запись и чтение в устройство поступают асинхронно, поэтому в процессе работы устройства запись информации осуществл етс только в незан тые блоки 12 буферной пам ти, а чтение

5 информации обеспечиваетс только из тех регистров 40, в которые была произведена запись. Это достигаетс следующим. После записи информации в N-й регистр 40 i-ro блока 12 буферной пам ти счетчик 37 i-ro

0 блока 12 оказываетс обнуленным в результате переполнени , при этом сигнал переполнени переводит триггер 29 1-го блока 12 в единичное состо ние. Нулевой потенциал на инверсном выходе данного триггера 29

5 запрещает дальнейшую запись информации в 1-й блок 12. Одновременно высокий потенциал на пр мом выходе триггера 29 поступает через элемент ИЛИ 26 i-ro блока 12 на вход элемента И 31 i-ro блока 12,

0 разреша чтение из 1-го блока 12 независимо от состо ни других управл ющих элементов данного блока. В остальных случа х чтение из i-ro блока 12 разрешаетс при выполнении услови непревышени содержимым соответствующего счетчика 38 содержимого соответствующего счетчика 37. Если в 1-м блоке 12 содержимое счетчика 38 стало равным содержимому счетчика 37,-то на выходе несравнени соответствующей

0 схемы 39 сравнени устанавливаетс нулевой потенциал, который через соответствующий элемент ИЛИ 26 поступает на соответствующий элемент И 31 и запрещает чтение информации из i-ro блока 12.

5 Сброс триггера 29 i-ro блока 12 в исход-, ное состо ние произеодитс после чтени информации из N-ro регистра 40 1-го блока 12. При этом вырабатываетс сигнал переполнени соответствующего счетчика 38,

0 который, поступа на соответствующий элемент ИЛИ 27, производит действи дл i-ro блока 12. аналогичные сигналу начальной установки.

Перед началом работы с помощью им5 , пульсного сигнала, поступающего на вход 19 устройства, во всех блоках 12 буферной пам ти производитс сброс счетчиков 37 и 38, регистров 40 и триггера 29,

При вводе и нформации сигнал записи подаетс на вход 17 устройства и разрешает

прохождение информации с входа 20 устройства через группу 1 элементов И в регистр 2. Одновременно он разрешает прохождение адреса выбираемого блока 12 буферной пам ти с входа 15 устройства через группу 3 элементов И в регистр 8. В результате на соответствующем выходе дешифратора 10 по вл етс разрешающий потенциал, который поступает на вход элементов И 30 и 32 соответствующего блока 12 буферной пам ти, тем самым подготавлива его,к работе, Сигнал записи после задержки на элементе 22 задержки при наличии триггера 29 в исходном состо нии через соответствующий элемент И 30 поступает на вход блоков 41 групп элементов И соответствующего блока 12. Запись информации в соответствующий регистр 40 производитс при наличии разрешающего сигнала на соответствующем выходе дешифратора 35 данного блока 12. После задержки на соответствующем элементе 25 задержки на врем записи информации в регистр 40 управл ющий сигнал записи увеличивает содержимое соответствующего счетчика 37 на единицу, вследствие чего с помощью соответствующего дешифратора подготавливаютс услови записи в очередной регистр 40 данного блока 12.

В случае, если триггер 29 соответствующего блока 12 находитс в единичном состо нии (блок буферной пам ти заполнен и запись запрещена), то на входе соответствующего элемента И 32 присутствует высокий потенциал. Поэтому сигнал записи с выхода соответствующего элемента 22 задержки проходит через соответствующий элемент И 32 и элемент ИЛИ 5 на выход 13 устройства, сигнализиру о невозможности осуществлени записи в указанный блок 12 буферной пам ти.

Чтение информации производитс при поступлении на вход 18 устройства управл ющего сигнала чтени . Данный сигнал разрешает прохождение адреса выбираемого блока 12 буферной пам ти с входа 16 устройства через группу 4 элементов И в регистр 9. В результате на соответствующем выходе дешифратора 11 по вл етс разрешающий потенциал, который поступает на вход элементов И 31 и 33 соответствующего блока 12, тем самым подготавлива его к работе. В случае, если чтение разрешено, то сигнал чтени после задержки на элементе 23 задержки через соответствующий элемент И 31 поступает на вход группы 42 элементов И соответствующего блока 12. Считывание имформации из соответствующего регистра 40 производитс при наличии разрешающего сигнала на соответствующем выходе дешифратора 36 данного блока 12. Информационный сигнал с регистра 40 через соответствующую группу 42 элементов И и группу 28 элементов ИЛИ данного блока 12 и далее группу 7 элементов ИЛИ поступает на информационный выход 21 устройства. После задержки на элементе 24 задержки соответствующего блока 12 на врем чтени информации управл ющий сигнал чтени увеличивает содержимое соответствующего счетчика 38 на единицу, вследствие чего с помощью соответствующего дешифратора 36 подготавливаютс услови чтени из очередного регистра 40 данного блока 12.

В случае, если чтение запрещено, то на выходе соответствующего элемента НЕ 34 присутствует высокий потенциал, который разрешает прохождение сигнала чтени с выхода элемента 23 задержки через соответствующий элемент И 33. Данный сигнал через элемент ИЛИ 6 поступает на выход 14 устройства, сигнализиру о невозможности осуществлени чтени из указанного блока 12 буферной пам ти.

Claims

Формула изобретени Устройство буферной пам ти, содержащее входной регистр. М блоков буферной пам ти, первую группу элементов И, а каждый блок буферной пам ти содержит три элемента задержки, два счетчика адреса, схему сравнени , два дешифратора, два элемента ИЛИ, группу элементов ИЛИ. триггер, два элемента И, два блока из N групп элементов И (где N - количество слов вводимой информации), N информационных регистров, причем первые входы элементов И первой группы образуют информационный вход устройства, вторые входы элементов И первой группы соединены с входом стробировани записи устройства и с одноименными входами всех блоков буферной пам ти, входы данных которК1.ч соединены с выходом входного регистра, вход данных которого соединен с выходами элементов И первой группы,вход начальной установки устройства соединен с входами установки всех блоков буферной пам ти, в каждом блоке буферной пам ти вход стробировани записи через первый элемент задержки соединен с первым входом первого элемента И, выход которого соединен с первыми входами элементов И групп первого блока и через второй элемент задержки - со счетным входом первого счетчикз адреса, вход сброса которого соединен с одноименными входами второго счетчика адреса, всех информационных регистров и триггера и с выходом первого элемента ИЛИ, первый

вход которого вл етс входом установки блока буферной пам ти, второй вход первого элемента ИЛИ соединен с выходом переполнени второго счетчика адр.еса. информационный выход которого соединен с входом данных первого дешифратора и первым входом схемы сравнени , второй .вход которой соединен с входом данных второго дешифратора и с информационным выходом первого счетчика адреса, выход переполнени которого соединен с входом установки триггера, инверсный выход которого соединен с вторым входом первого элемента И, пр мой выход триггера соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом Не равно схемы сравнени , выход второго элемента ИЛИ соединен с первым входом второго элемента И, выход которого соединен с первыми входами элементов И групп второго блока и через третий элемент задержки - со счетн ым входом второго счетчика адреса, вход данных блока буферной пам ти соединен с вторыми входами элементов И групп первого блока, третьи входы которых соединены с соответствующими выходами второго дешифратора, выходы первого дешифратора соединены соответственно с вторыми входами элементов И групп второго блока, выходы элементов И 1-й группы (i 1, N) первого блока соединены с информационным входом 1-го информационного регистра, выход которого соединен с третьими входами элементов И i-й группы второго блока, выходы элементов И всех групп второго блока соединены с соответствующими группами входов элементов ИЛИ группы, отличающеес тем, что, с целью повышени производительности, в устройство введены первый и второй дешифраторы адреса, регистр записи и регистр чтени , втора и треть группы элементов И, первый и второй элементы ИЛИ признака, информационна группа . элементов ИЛИ, а в каждый блок буферной пам ти - четвертый элемент задержки, элемент НЕ, третий и четвертый элементы И, причем вход стробировани записи устройства соединен с первыми входами элементов И второй группы, вторые входы которых соединены с первым адресным входом устройства , а выходы - с разр дами информационного входа регистра записи, выход которого соединен с входом первого дешифратора адреса, выходы которого соединены с первыми входами выбора соответствующих блоков буферной пам ти, выходы неготовности записи которых соединены, с входами первого элемента ИЛИ признака, выход которого вл етс первым выходом признака неготовности устройства, вход

стробировани чтени устройства соединен с одноименными входами всех блоков буферной пам ти и первыми входами элементов И третьей группы, вторые входы которых соединены с вторым адресным входом устройства , а выходы - с разр дами информационного входа регистра чтени , выход которого соединен с входом второго дешифратора адреса, выходы которого соединены с вторыми входами выбора соответствующих блоков буферной пам ти, выходы неготовности чтени которых соединены с входами второго элемента ИЛИ признака, выход которого вл етс вторым выходом ризнака неготовности устройства, выходы

данных каждого блока буферной пам ти соединены с соответствующими группами входов элементов ИЛИ информационной группы, выходы которых образуют информационный выход устройства, в каждом

блоке буферной пам ти выход данных соединен с выходами элементов ИЛИ группы, вход строба чтени блока буферной пам ти через четвертый элемент задержки соединен с вторым входом второго элемента И,

третий вход которого соединен с вторым входом выбора блока буферной пам ти, первый вход выбора которого соединен с третьим входом первого элемента И и первым входом третьего элемента И, второй

вход которого соединен с выходом первого элемента задержки, пр мой выход триггера соединен с третьим входом третьего элемента И, выход которого вл етс выходом неготовности записи блбка буферной пам ти , выход неготовности чтени которого соединен с выходом четвертого элемента И, первый вход которого через элемент НЕ соединен с выходом второго элемента ИЛИ, второй вход четвертого элемента И соединен с третьим входом второго элемента И, второй вход которого соединен с третьим входом четвертого элемента И.