SU1137472A1 - Устройство дл отладки программ - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ, содержащее блок пам ти, первый элемент задержки и триггер, . причем адресный, информационный входы и .вход считывани  устройства соединены соответственно с адресным, информационным входами и входом считывани  блока пам ти, о т л и ч а ю щ е е с  тем, что, с целью повьшени  быстродействи  при отладке программ , в устройство введены шифратор команды Останов, группа элементов И, группа элементов ИЛИ, второй элемент задержки, а в блок пам ти введен дополнительный разр д, причем информационные вьЬсоды блока пам ти и выход дополнительного разр да блока пам ти соединены соответственно с первыми входами элементов И группы и с единичным входом триггера, единичный и нулевой выходы которого соединены с первыми входами первого и второго элементов И соответственно, выход первого элемента И соединен со вторыми входами элементов И группы, выходы которых соединены с первь ми входами элементов ИЛИ группы, выход второго элемента И соединен со входом шифратора команды Останов, выходы которого соединены со вторыми входами соответствующих элементов ИЛИ группы, вход считывани  устройстСП ва через первый элемент задержки соединен со вторыми входами первого и второго элементов И, выход второго элемента задержки соединен с нулевым входом триггера, вход второго элемента задержки подкщ)чен ко входу второго элемента И, выходы элементов ИЛИ оо ю группы образуют группу информационных выходов устройства.

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано пр отладке программ задач специализированньрс ЦВМ, содержащих в своем составе штатные блоки пам ти (ВП) с рабочими программами.

Известило устройство дл  отладки программ, содержащее генератор тактовых импульсов, рабочие регистры, счетчик командj блок пам ти программ блок формировани  адресов, блок коьт мутации и блок управлени , который после исполнени  каждой вьшолн емой команды основной программы с помощью блока коммутации осуществл ет вставку и исполнение нескольких вспомога- тельных служебньк команд, распечатывающих содержимое основных регистров и счетчика команд ЦВМ. После распечатки блоком управлени  производитс  формирование адреса следующей команды l.

Недостатком этого устройства  вл етс  отсутствие оперативного контрол правильности прохождени  программы по намеченной трассе адресов и в реальном масштабе времени.

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство, содержащее блок пам ти программ, адресный, информационный входы и вход считывани  которого соединены соответственно с адресным, информационным входами и входом считывани  устройства, оперативный запоминающий блок, блок анализа, кода команды, вход которого подключен к выходу блока пам ти программ, блок организации переписи информации, входы которого св заны соответствен .но с адресным входом блока пам ти программ и с выходом блока анализа кода команды. Выход блока организации переписи соединен с входом оперативного запоминающего блока.

Известное устройство, при наличии в коде команды условного перехода, осуществл ет запись адреса этой команды в соответствукнцую  чейку 6пера тивного запоминающего, блока. По завершении прохождени  программы или ее части производитс  отображение хода вычислительного процесса, зафиксированного в оперативном зйпомкнающем блоке 2J .

Недостатком устройства-прототипа  вл етс  невозможность оперативно/

контролировать правильность прохождени  программы.

Цель изобретени  - повышение быстродействи  при Отладке программ.

Поставленна  цель достигаетс  тем что в устройство дл  отладки программ , содержащее блок пам ти, первый элемент задержки и триггер, причем информационный, адресный входы и вход считывани  устройства, соединены соответственно с адресным, информационным входами и входом считывани  блока пам ти, введены шифратор команды Останов, группа элементов И, группа элементов НИИ, второй элемент задержки, а в блок пам ти введен дополнительный разр д, причем информационные выходы блока пам ти и выход дополнительного разр да блока пам ти соединены соответственно с первыми входами элементов И группы и с единичным входом триггера, единичный и нулевой выходы которого соединены с первыми входами первого и второго элементов И соответственно, выход первого элемента И соединен с вторыми входами элементов И группы, выходы которых соединены с первыми входами элементов ИЛИ группы, выход-второго элемента И соединен с входом шифратора команды Останов , выходы которого соединены с вторыми входами соответствующих элементов ИЛИ группы, вход считывани  устройства через первый элемент задержки соединен с вто .рыми входами первого и второго элементов И, выход второго элемента задержки соединен с нулевым входом триггера, вход второго элемента задержки подключен ко входу второго элемента И, выходы элементов ИЛИ группы образуют группу информационных выходов устройства. .

На чертеже приведена структурна  схема устройства.

Устройство содержит блок 1 пам ти цервый элемент 2 задержки, триггер 3, единичный вход которого -соединен с выходом дополнительного разр да блока 1 пам ти, первый и второй элементы И 4 и 5, первые входы которых подключены соответственно к нулевому и единичному выходам триггера 3, вторые входы объединены и св заны с выходом элемента 2 задержки, второй элемент 6 задержки, выход которого подключен к нулевому входу тг иггера 3, группу элементов И 7, шифра-

тор 8 команды Останов и группу элементов ИЛИ, выход которой  вл етс  выходом устройства, причем адресный , информационный входы и вход считывани  устройства соединены соответственно с адресным, информационным входами и входом считывани  блока 1 пам ти. Вход считывани  блока 1 пам ти св зан с входом первого элемента 2 задержки. Вход второго элемента 6 задержки объединен с входом шифратора 8 и подключен к выходу элемента И 5.

Информационные выходы блока 1 пам ти и выход элемента И 4 соединены соответственно с первыми и вторым входами группы элементов И 7. Выход группы элементов И 7 подключен к первому входу группыэлементов ИЛИ .9, второй вход которого св зан с выхо- .дом шифратора 8 команды Останов.

Устройство работает следующим образом .

Через информационный вход устройства производитс  загрузка блока 1 пам ти исходным вариантом программы, подлежащей отладке. Одновременно по . этим же адресам осуществл етс  запись информации в дополнительный разр д блока 1 пам ти. Значение информации , записанной в дополнительном разр де, определ етс  трассой ориентированным графом) адресов, используемых в процессе отладки. При этом под вершинами трассы понимаютс  адреса условных переходов. Затем, в процессе считывани  на адресный вход устройства подаетс  код адреса выбираемой  чейки блока 1 пам ти, а на вход считывани  - сигнал опроса.

При наличии на входах блока 1 пам ти кода адреса и сигнала опроса из блока производитс  считывание информации , котора  поступает на первые входы группы элементов И 7 информационна  часть) и на единичный вход триггера 3 (информационна  считанна  из дополнительного разр да).

Сигнал опроса, поступающий на соответствующий вход блока 1 пам ти, одновременно подаетс  на вход первого элемента 2 задержки. Далее, этот сигнал , задержанный элементом 2 задержки на врем  работы блока 1 пам ти и установки триггера 3, поступает на второй вход элементов И 4 и 5.

В зависимости от состо ни  триггера 3 сигнал пройдет через элемент И 4 или 5.

Первый случай соответствует ходу программы по намеченному пути выбираемых адресов. Bq втором случае оперативно устанавливаетс  факт несоответстви  в ходе трассы программы

С выхода элемента И 4 сигнал пост тупает на второй вход группы элементов И 7 и подсвечивает информацию, наход щуюс  на первом входе этой группы. В результате информационное слово, считанное из блока 1 пам ти, по вл етс  на выходе группы элементов И 7 и проходит ,через группу элементов ИЛИ 9 на выход устройства. Если сигнал по вл етс  .на выходе элемента И 5, то он, во-первых, пройд  через второй элемент 6 задержки, устанавливает триггер 3 в исходное сос то ние, во-вторых, поступает на вход шифратора 8 команды Останов, котора  передаетс  через группу элементов ШШ 9 на выход устройства.

Техническим преимуществом предлагаемого устройстйа  вл етс  простота осуществлени  кбнтрол  правильности прохождени  программы в процессе ее отладки.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ, содержащее блок памяти, первый элемент задержки и триггер, причем адресный, информационный входы и вход считывания устройства соединены соответственно с адресным, информационным входами и входом считывания блока памяти, о т л и ч а ю щ е е с'я тем, что, с целью повышения быстродействия при отладке программ, в устройство введены шифратор команды ’’Останов, группа элементов И, группа элементов ИЛИ, второй элемент задержки, а в блок памяти введен дополнительный разряд, причем информа ционные выходы блока памяти и выход дополнительного разряда блока памяти соединены соответственно с первыми входами элементов И группы и с единичным входом триггера, единичный и нулевой выходы которого соединены с первыми входами первого и второго элементов И соответственно, выход первого элемента И соединен со вторыми входами элементов И группы, выходы которых соединены с первыми входами элементов ИЛИ группы, выход второго элемента И соединен со входом шифратора команды Останов, выходы которого соединены со вторыми входами соответствующих элементов $ ИЛИ группы, вход считывания устройства через первый элемент задержки соединен со вторыми входами первого и второго элементов И, выход второго элемента задержки соединен с нулевым £ входом триггера, вход второго элемента задержки подключен ко входу второго элемента И, выходы элементов ИЛИ группы образуют группу информационных выходов’ устройства.

   >

   1 1137472 2