SU842821A1 - Device for testing logic units - Google Patents

Description

(54) УСТРОЙСТВОдл  КОНТРОЛЯ ЛОГИЧЕСКИХ РЛОКОВ(54) DEVICE FOR THE CONTROL OF LOGICAL FOCUS

la с выходом - вход ключа, выход которого соединен с третьим входом компаратора и с выходом, устройства. Известное устройство под воздействи-. ем теста, поступающего от внешнего блока пам ти, формирует стимулирующие сигналы, подаваемые на входы провер емой цифровой схемы, получает от нее ответные сигналы, сравнивает их с эталоннь1ми сигналамий запомина ет результаты сравнени . Информаци  от внешнего блока пам ти, в котором Хранитс  тест, передаетс  в регистр данных, первый и второй блоки пам ти по отдельным каналам. Причем, в регистр данных записываетс  информаци  о стимулирующих сигналах, в первый блок пам ти - данные, определ ющие какой из выводов цифровой схемы необходимо закоммутрровать как вход, а какой как выход. Во второй блок пам ти устройства поступают эталонны данные ответных сигналов 3.la with output is the key input, the output of which is connected to the third input of the comparator and with the output of the device. The known device under the influence -. The test, coming from the external storage unit, generates stimulating signals, fed to the inputs of the digital circuit under test, receives response signals from it, compares them with the standard signals, and stores the results of the comparison. Information from the external memory block in which the test is stored is transmitted to the data register, the first and second memory blocks on separate channels. Moreover, information about the stimulating signals is recorded in the data register, and data that determine which of the outputs of the digital circuit must be switched off as an input and which as an output is written into the first memory block. The second block of device memory receives reference data of response signals 3.

Недостаток известного устройства - ограниченна  область применени  и недостаточное быстродействие.Ограниченность применени  обуслОвЯенаГ тем, что при контроле цифровых схем может использоватьс  только такой внешний блок пам ти, в которсм. имеетс  по крайней мере три выходных канала, по которым данные о тесте передаютс  в регистр данных и первый и второй блоки пам ти. Например, это устройство нельз  примен ть с такими внешними блоками пам ти, в которых имеетс  лишь один выходной канал, а именно: с фотосчитывающими механизмами, накопител ми на магнитной ленте и т.д. Если в качестве внешнего источника информации использовать ЭВМ, то дЛ  подключени  к ней известного устройства понадобитс  зан ть три выхрдных канала, которые не всегда могут быть в наличии . ..A disadvantage of the known device is the limited scope and lack of speed. The limitation of the application is due to the fact that when monitoring digital circuits, only such an external memory unit can be used. There are at least three output channels through which test data is transmitted to the data register and the first and second memory blocks. For example, this device cannot be used with such external memory blocks in which there is only one output channel, namely, with photo-reading mechanisms, tape drives, etc. If a computer is used as an external source of information, then dL of connecting a known device to it will need to occupy three exhaust channels that may not always be available. ..

Низкое быстродействие устройства обусловлено тем, что врем  считывакнй еста из регистра данных (врем  одного цикла) определ етс  количеством разр дов в регистре данных и не зависит от длины теста, так как в устройстве отсутствуют узлы, обесГгач вающие уменьшение длительности цикла при уменьшении длины теста. Длина же теста определ етс  сложностью провер емой цифровой схемы, и регистр данных в известном устройстве должен содержать такое количество разр дов, чтобы поместить тест (Максимальной длины. Следовательно, в устройстве врем  проверки не зависит от длины теста и посто нно, так.как равно времени поочередного считывани  информации из всех разр дов регистра данных. Это увеличивает/врем  проверки тех цифровых схем, у которых длина теста меньше /максимальной величины, т.е. снижаетThe low speed of the device is due to the fact that the read time from the data register (time of one cycle) is determined by the number of bits in the data register and does not depend on the test length, since there are no nodes in the device that decrease the cycle time when the test length decreases. The length of the test is determined by the complexity of the digital circuit being tested, and the data register in the known device must contain such a number of bits to place the test (Maximum length. Therefore, the test time in the device does not depend on the test length and is constant, so how sequential reading of information from all bits of the data register. This increases / checks the digital circuits whose test length is less than / maximum value, i.e.

быстродействие известного устройства и  вл етс  его недостатком.the speed of the known device is its disadvantage.

Цель изобретени  - расширение области применени  и повышение быстродейств и  устройства.The purpose of the invention is to expand the scope and improve speed and device.

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  логических блоков, содержашее синхронизатор , соединенный первым.выходом с первым входом компаратора, соединенного выходом с первым входом первого блока пам ти, соединенного вторым входом со вторым выходом синхронизатора , третий выход которого соединен с первым входом второго блока пам ти, соединенного выходом через первый триггер со вторым входом компаратора и первым входом элемента И, со вторым входом которого соединен выход второго триггера, а с вйходом - вход ключа, выход которого соединен с третьим входом компаратора и с выходом устройства, введены блок сопр жени , первый, второй, третий, .четвертый, п тый и шестой регистры хранени , первый и BTopcrfl счетчики, первый и второй блоки срайнени  и регистр сдвига, причем, вход устройства соединен с первым входом блока сопр жени , соединенного выходом с первыми входами первого, второго, третьего и четвертого регистров хранени ,первые выход первого и второго регистров хранени  соединены соответственно с первым и вторым входами синхронизатора , выход третьего регистра хранени  соединен с первым.входом первого блока сравнени , соединенного вторым входом с выходом п того регистра хранени  и первым входом первого счетчика, соединенного выходом со входом п того регистра хранени , с третьим входом первого блока пам ти , вторым входом второго блока пам ти и с третьим входом первого блока сравнени , соединенного выходом с третьим входом синхронизатора, соединенного четвертым выходом со вторым входом первого счетчика, п тым выходом - с первым входом второго счетчика, второй вход которого соединен с выходом шестого регистра хранени    первым входом второго блока сравнени , второй вход которого соединен с выходом второго счетчика и со входом шестого регистра хранени , а выход г с четвертым входом синхронизатора, соединенного шестым выходом с первым входом регистра сдвига,выход которого соединен со вторым входсм четвертого регистра хранени  третьим входом второго блока пам ти и входом второго триггера, второй вход - с выходом первого блока пам ти, третий вход - с первым выходом четвертого регистра хранени  соединенного эторым выходом со вторь входом блока сопр жени , а третьимThe goal is achieved in that a device for controlling logic blocks contains a synchronizer connected by a first output to a first input of a comparator connected by an output to a first input of a first memory block connected by a second input to a second output of a synchronizer, the third output of which is connected to the first input the second memory block connected by the output through the first trigger with the second input of the comparator and the first input of the element I, the second input of which is connected to the output of the second trigger, and the input of the key, the output of which is connected to the third input of the comparator and to the output of the device, a mapping block, the first, second, third, fourth, fifth and sixth storage registers are entered, the first and BTopcrfl counters, the first and second base units and the shift register, and the input device is connected to the first input of the interface unit connected by the output to the first inputs of the first, second, third and fourth storage registers; the first output of the first and second storage registers are connected respectively to the first and second inputs of the synchronizer; the third output output the storage register is connected to the first input of the first comparison unit connected by the second input to the output of the fifth storage register and the first input of the first counter connected to the input of the fifth storage register to the third input of the first memory block, the second input of the second memory block and with the third input of the first comparison unit connected by the output to the third input of the synchronizer connected by the fourth output to the second input of the first counter, the fifth output to the first input of the second counter, the second input of which is connected It is connected to the output of the sixth storage register by the first input of the second comparison unit, the second input of which is connected to the output of the second counter and to the input of the sixth register of storage, and output r to the fourth input of the synchronizer connected to the sixth output of the second register of the shift register, the output of which is connected to the second inputc the fourth storage register by the third input of the second memory block and the input of the second trigger; the second input — with the output of the first memory block; the third input — with the first output of the fourth storage register connected output with the second input of the interface block, and the third

входом - с седьмым выходом синхронизатора , соединенного п тым входом со вторым выходом блока сопр жени .the input is with the seventh output of the synchronizer connected by the fifth input to the second output of the interface block.

На чертеже дана структурна  схема устройства.The drawing is a block diagram of the device.

Устройство дл ,контрол  логических блоков содержит четвертый.регистр I хранени , регистр 2 сдвига, второй триггер 3, ключ 4, выход 5, элемент И 6, вход 7, блок 8 сопр жени , второй 9 и первый 10 регистры хранени , синхронизатор 11, второй блок 12 пам ти, первый триггер 13, третий регистр 14 хранени , первый блок 15 сравнени , первый блок 16; пам ти, п тый регистр 17 хранени , первый счетчик 18, компаратор 19, шестой регистр 20 хранени , второй счетчик .21, второй блок 22 сравнени The device for controlling logical blocks contains the fourth storage register I, shift register 2, second trigger 3, key 4, output 5, element 6, input 7, interface block 8, second 9 and first storage registers 10, synchronizer 11, the second memory block 12, the first trigger 13, the third storage register 14, the first comparison block 15, the first block 16; the memory, the fifth storage register 17, the first counter 18, the comparator 19, the sixth storage register 20, the second counter .21, the second comparison block 22

Устройство работает следующим об (разом.The device works as follows (at a time).

Навход 7 устройства поступают информационные сообщени  от внешнего блока пам ти, например, от ЭВМ. Каждое сообщение состоит из трех служебных и нескольких информационных байтов . Количество информационных байтов определ етс  числом п выходных каналов устройства и равно п/6. The device 7 is received by information messages from an external memory unit, for example, from a computer. Each message consists of three service and several information bytes. The number of information bytes is determined by the number n of the output channels of the device and is equal to n / 6.

Под каналом понимаетс  вывод провер емого логического блока, независимо от того,  вл етс  он входным ил выходным. На чертеже показан только один в ыходной канала устройства. Если устройство строитс  на п кана лов, то оно содержит по п компараторов 19, блоков 12 и 16, триггеров 3 и 13, элементов И 6, ключей 4 и выходов 5 и п-раэр дный регистр 2. При проверке логического блока каждый из его выводов подключаетс  к одному из выходов 5 устройства.A channel means the output of a checked logical block, regardless of whether it is input or output. The drawing shows only one in the output channel of the device. If the device is built on channels, then it contains comparators 19, blocks 12 and 16, triggers 3 and 13, And 6 elements, keys 4 and outputs 5, and n-paired register 2. When checking a logical block, each of its The leads are connected to one of the outputs 5 of the device.

Первый из служебных байтов определ ет режим работы устройства,.второй - номер набора, на котором необходимо произвести останов .устройства , а третий - величину задержки выдачи ответных сигналов провер емого блока.The first of the service bytes identifies the device's mode of operation, the second the number of the set to stop the device, and the third the delay value of the response of the checked block.

Устройство работает в режимах коммутации , проверки коммутации, подачи на провер емый блок контролирующего теста и приема от него логических сигналов в одноразовом и циклическом режимах. Останова по номеру кадра, измерени  задержки распространени  логических сигналов.The device operates in the switching modes, switching tests, applying the control test to the tested block and receiving logical signals from it in one-time and cyclic modes. Stop by frame number, measure the propagation delay of logical signals.

При поступлении первого служебног байта на вход 7. устройства блок 8 вырабатывает сигнал синхронизатору 11, который записывает этот байт в регистр 10. Первый байт первого сообщени  определ ет режим коммутации . Второй байт, приход щий на вход 7 устройства, поступает аналогичным образом в регистр14, третийв регистр 9. Затем поступает п/8байтов , определ ющих программу коммутации , т.е. какой из каиашов устройства будет входным, а какой выходным . Каждый из этих п/8 байтов сначала по команде синхронизатора параллельно поступает в регистр 1. После этого синхронизатор 11 вырабатывает 8 импульсов сдвига и сдвигает прин тый байт в регистр 2 на 8 разр дов, освобожда  место дл  приема очередного байта. После приема всех п/8 байтов все п разр дов регистра 2 будут заполнены. Их содерo жимое переписываетс .в триггеры 3 каждого канала таким образом, что первый разр д .регистра 2 переписываетс  в триггер 3 первого канала, второйразр д - в триггер 3 второго When the first service byte arrives at the input 7. of the device, block 8 generates a signal to the synchronizer 11, which writes this byte to register 10. The first byte of the first message determines the switching mode. The second byte arriving at input 7 of the device goes in a similar way to register 14, the third in register 9. Then comes n / 8 bytes defining the switching program, i.e. which of the caias devices will be input and which output. Each of these p / 8 bytes is first sent to register 1 by the synchronizer command. After that, synchronizer 11 generates 8 shift pulses and shifts the received byte to register 2 by 8 bits, freeing up space for receiving the next byte. After receiving all n / 8 bytes, all n bits of register 2 will be filled. Their contents are rewritten. To the triggers 3 of each channel in such a way that the first bit of the register 2 is rewritten to the trigger 3 of the first channel, the second bit to the trigger 3 of the second

S канала и т.д. Состо ние триггера 3 определ е - режим канала на все врем  раВоты с провер емым устройством. Если в триггер 3 поступает , что. определ ет режим работы канала,как S channel, etc. Trigger state 3 defined - channel mode for the entire time of operation with the device under test. If trigger 3 arrives, that. defines the channel operation mode as

0 выход устройства, то на второй вход элемента И 6 поступит разрешающий уровень.0 output of the device, then at the second input element And 6 will enter the permissive level.

Основной режим работы устройстваподача на провер емый логическийThe main operation mode of the device is the feed to the checked logical

блок и прием от него логических сиг5 налов - режим тестовой проверки.block and reception of logical signals from it - the test test mode.

Блок 8 пр.инимает сообщени  в этом режиме аналогично режиму коммутации. Колич:ест о сообщений, принимаемое блоком режиме тестового контро0 л , определ етс  длиной теста, т.е. количеством кадров информации, подаваемой на вход провер емого блока. Под кадром Понимаетс  период времени, в течение iкоторого выходные сигналы Block 8 pr. Minimizes messages in this mode, similar to the switching mode. Quich: reports messages received by the unit in test monitor mode, determined by the test length, i.e. the number of frames of information supplied to the input of the tested block. Under the frame It is understood the period of time during which output signals

5 устройства, поступающие на вход провер емого блока, остаютс  неизменными . Каждому кадру соответствует одно сообщение. Тест строитс  таким образом , что каналы эакоммутированные, 5, the devices entering the input of the tested block remain unchanged. Each frame corresponds to one message. The test is constructed in such a way that the channels are emulated,

0 как выходные, записываютс  стимулирующие сигналы, подаваемые на вход провер емого блока, а в каналы, закоммутиррванные , как входные - информаци  об ответных сигналах, котор ле должны поступить от провер емого 0 as output signals are recorded as stimulating signals supplied to the input of the block being checked, and channels interleaved as input signal record information about the response signals that must be received from the signal being checked.

5 блока.5 blocks.

При приеме теста первый байт, записываемый в регистр :10 в каждом сообщении, определ ет режим тестовой проверки. При приеме информацион0 ных байтов теста счетчик 18 подсчитывает количество байтов в кадре, а счетчик 21 - количество кадров. После прии а последнего кадра содержимое счетчика 18 переписываетс  When a test is received, the first byte written to the register: 10 in each message determines the mode of the test check. When receiving test information bytes, the counter 18 counts the number of bytes in a frame, and the counter 21 - the number of frames. After receiving the last frame, the contents of counter 18 are rewritten.

5 в регистр 17, а счетчика 21 в регистр 2О,после чего счетчики 18, 21 сбрасываютс  в нулевое состо ние. Информаци  о тесте из регистра 2 под управлением синхронизатора 11 переписываетс  в блок 12. Причем информа0 ци  о первом кадре записываетс  по первому адресу блока 12, а втором кадре - по второму и т.д.Количество адресов блока 12 определ етс  количеством кадров. После приема5 to register 17, and counter 21 to register 2O, after which counters 18, 21 are reset to the zero state. The test information from register 2 under the control of synchronizer 11 is rewritten into block 12. Moreover, information about the first frame is recorded at the first address of block 12, and the second frame - at the second, etc. The number of addresses of block 12 is determined by the number of frames. After taking

5five

всех саобш,ений о тесте блок 8 вырабатывает -сигнал, под воздействием которбго и при наличии в регистре 10 байта, определ ющего |зежим тестовой проверки, синхронизатор 11 считывает информацию из блока 12, начина  С первого адреса, определ емого счетчиком 18, Выходное число блока 12 записываетс  в триггер 13 и через элемент. И 6 поступает на ключ 4. Элемент И 6 не пропускает сигналов тех каналов., где в триггер 3 записан О, т.е. каналов, которые закоммутированы как входы. При последовательном чтении с блока 12 на выходах 5 устройство формирует последовательность логических сигнгшов, поступающую на входные выводы провер емого блока/ ключ 4 задает величину уровней логической в зависимости от характеристик тех логических элементов, на которых построен контролируемый блок. В ответ на эти сигналы на выходных выводах контролируемого блока по вл тс  сигналы значени  которых необходимо проверить . Они поступают на вход компаратора -19, где происходит логическое сравнение ответного сигнала с уровОall test messages, block 8 generates a signal, under the influence of kotorgo and in the presence of 10 bytes in the register, which determines the test test, the synchronizer 11 reads information from block 12, starting from the first address determined by the counter 18, the output number block 12 is written to trigger 13 and through the element. And 6 enters the key 4. Element And 6 does not pass the signals of those channels., Where the trigger 3 contains O, i.e. channels that are commuted as inputs. When reading sequentially from block 12 at outputs 5, the device generates a sequence of logical signals that arrive at the input pins of the tested block / key 4 sets the value of logical levels depending on the characteristics of those logical elements on which the monitored block is built. In response to these signals, the outputs of the monitored unit will receive signals whose values need to be checked. They arrive at the input of the comparator -19, where there is a logical comparison of the response signal with the level

Нем логическойIt is logical

вat

илиor

зависимости от значени  ответного сигнала, записанного в блоке 12. При несоответствии ответных сигналов заданным уровнем логической i или или при их неравенстве ответным сигналам, записанным в блоке 12, компаратор 19 вырабатывает сигнал ошибки, который поступает в блок 16. Запись в блок 16 происходит по тому же адресу, что и в блок 12, так как адрес определ етс  счетчиком 18. При чтении блока 12 и записи сигналов ошибок в блок 16 счетчик 18 измен ет свой адрес на единицу младшего разр да до тех пор, пока значение адреса блоков 12 и 16 (т.е. счетчика 18) не станет равным коду, записанному в регистре 17. р момент равенства кодов регистра 17 и счетчика 18 блок 15 вырабатывает сигнал, во которому синхронизатор 11 прекращает измен ть состо ние счетчика 18, блоков 12 и 16. При этом блок 12 прекраадает подачу тестовых сигналов ка провер емы блок, а блок 16 - запись ответных сигналов. Если служебным бдйтсад устройству был задан циклический режим, то работа его продолжаетс  установкой счетчика 18 в нулевое состо ние, а затем чтением с блока 12 и записью в &лоц 16, начина  с первого адреса и т.д.depending on the value of the response signal recorded in block 12. If the response signals do not match the specified level of logic i or, or if they are unequal, the response signals recorded in block 12, the comparator 19 generates an error signal that goes to block 16. Record in block 16 occurs the same address as in block 12, since the address is determined by a counter 18. When reading block 12 and writing error signals to block 16, counter 18 changes its address by one low-order bit until the address value of blocks 12 and 16 (i.e., counter 18) is not will become equal to the code recorded in register 17. When the register codes 17 and counter 18 are equal, the block 15 generates a signal in which the synchronizer 11 stops changing the state of the counter 18, blocks 12 and 16. At the same time, block 12 stops the test signals The unit is a block, and block 16 is the recording of response signals. If the service bditsad device was given a cyclic mode, then it continues to work by setting the counter 18 to the zero state, and then reading from block 12 and writing to & 16, starting with the first address, and so on.

Если служебным байтом устройству была задана одноразова , проверка, то после прохождени  одного цикла устройство переходит к передаче результатов проверки на внешний источник . При этом синхронизатор 11 на«чинаёт чтение с блока 16 с первогоIf the service byte was given a one-time device, a check, then after passing one cycle, the device proceeds to transfer the test results to an external source. At the same time, the synchronizer 11 on “finishes reading from block 16 from the first

адреса. Выходные числа с блока 16 поступают в регистр 2, а затем побайтно из него - в регистр 1 и через блок 8 на вход 7 устройства и поступают в ЭВМ дл  отображени  результатов проверки на дисплее или распечатки на АЦПУ и т.д.addresses. The output numbers from block 16 are fed to register 2, and then byte-by-bye from it to register 1 and through block 8 to input 7 of the device and fed to a computer to display the test results on the display or printout to the ADC, etc.

При считывании каждого байта информации из регистра 2 в регистр-1 синхронизатор 11 подает на вход счетчика 21 счетные импульсы после считывани  байта. Передача байтов прекращаетс  после того, как в счетчике 21 окажетс  число, равное числу байтов,, записанному в регистре 20. Блок 22 определ ет момент равенства чисел. После передачи одного кадра информации счетчик 18 мен ет значени адреса на единицу младшего разр да и начинает передачу следующего кадраWhen reading each byte of information from register 2 to register-1, the synchronizer 11 supplies to the input of the counter 21 counting pulses after reading the byte. The transfer of bytes is stopped after the counter 21 has a number equal to the number of bytes recorded in register 20. Block 22 determines the moment of equality of the numbers. After transmitting one frame of information, the counter 18 changes the address values to one of the least significant bit and starts transmitting the next frame.

После считывани  всех кадров информаци  из блока 16 в счетчик 18 со держит число, равное числу кадров, записанному в регистре 17, что определ ет схема 15 сравнени , прекраща  чтение с блока 16 и передачу информации на вхо.ц 7.After reading all the frames, the information from block 16 to counter 18 contains a number equal to the number of frames recorded in register 17, which is determined by comparison circuit 15, stopping reading block 16 and transferring information to input 7.

Таким образом, в предлагаемом устройстве врем  проверки логических блоков пропорционально количеству кадров теста, а врем  передачи результат в контрол  пропорционально количеству байтов в кадре (количеству контролируемых каналов) и количеству кадров в тесте. В режиме одноразовой проверки устройство обеспечивает возможность определить, исправен или неисправен контролируемый блок и вы вить ошибки в сигналах на его входных и выходных выводах. В циклическом режиме работы устройство производит диагностику логического блока,Т.е. локализует обнаруженную неисправность,.например, по сигналам на экране осциллографа. Благодар  циклическому режиму проверки на экране осциллографа можно наблюдать осцилограмкш сигналов, так как тест на контролируемый блок поступает периодически . В режиме проверки времени по влени  ответного сигнала на выходе контролируемого блока по отнОшению ко входным сигналам, в тре ,тьем байте каждого сообщени  теста 1содержитс  код величины задержки выдачи ответных сигналов контролируемого блока. Записанный в регистр 9, этог байт определ ет в синхронизаторе 11 врем  задержки сигнала записи результатов контрол  в блоке 16 по Отношению ко времени подачи стимулирую1В1И}С сигналов на контролируемый .Thus, in the proposed device, the time for checking logical blocks is proportional to the number of test frames, and the time for transmitting the result to the control is proportional to the number of bytes in the frame (the number of channels monitored) and the number of frames in the test. In the one-time test mode, the device provides the ability to determine whether the monitored unit is working or defective and to detect errors in the signals at its input and output pins. In the cyclic mode of operation, the device performs diagnostics of the logic unit, Ie. localizes the detected fault,. for example, by signals on the oscilloscope screen. Due to the cyclic test mode, oscillograms of signals can be observed on the oscilloscope screen, since the test for the monitored unit is received periodically. In the test mode, the response time at the output of the monitored block in relation to the input signals, in the treble, tm byte of each message of the test 1, contains the code for the delay in issuing the response signals of the monitored block. Recorded in register 9, this byte determines in synchronizer 11 the delay time of the recording signal of the control results in block 16 in relation to the feed time of the stimulus 1В1И} C signals to the controlled one.

В ежиме останова по номеру -кадра на зно  контролируемого блока поступают посто нные Логические уровни, а результаты проверки записываютс  в блок 1:6. Дл  этого при передаче (Теста 3 регистр 10 поступает байт,In the stop mode, by the number of the frame, constant Logical Levels are received on the edge of the monitored block, and the test results are recorded in the 1: 6 block. To do this during transmission (Test 3 register 10 enters bytes,

предел ющий режим останова по номеу кадра, а в регистр. 14 - байт, предел ющий номер кадра, на котором олжен произойти останов.limiting stop mode by frame number and into register. 14 - byte, limiting the frame number at which the stop should occur.

Устройство в этом режиме работает ак в режиме тестовой проверки. Однако в момент, когда блок 15 фиксиует равенство кодов в счетчике 18 и регистре 14, счетчик 18 прекращает задавать новые адреса блока 12, вследствие чего в триггере 13 и клюе 4 остаютс  неизменные логические сигналы, которые поступают на вход контролируемого блока. Результаты контрол  поступают в блок 16 и с него через блок 8 на вход 7 устройства , как и в режиме тестовой провер-, ки с той разницей, что на вход 7 nocTynatoT результаты проверки только по кадру, на котором произошел останов. Дл  перехода к проверке на следующем кадре в регистр 14 необходимо записать код очередного кадра и т.д.The device in this mode works as a test test mode. However, at the moment when the block 15 fixes the equality of the codes in the counter 18 and the register 14, the counter 18 stops setting new addresses of the block 12, as a result of which the trigger 13 and the key 4 remain constant logic signals that enter the input of the monitored block. The control results go to block 16 and from it through block 8 to the input 7 of the device, as in the test test mode, with the difference that at the input 7 nocTynatoT the test results are only for the frame on which the shutdown occurred. To go to the next frame check, in register 14 it is necessary to write the code of the next frame, etc.

Режим проверки коммутации следует после коммутации и необходим, как контрольный режим. При коммутации и проверке коммутации контролируемый блок к устройству не подключаетс .The switch test mode follows the switch and is necessary as a control mode. When switching and checking the switching, the monitored unit is not connected to the device.

В режиме проверки коммутации в регистр 10 поступает байт, определ ющий этот режим. В качестве теста на вход устройства передаетс  кадр из п/8 байтов, во всех разр дах которых записаны единицы. Как и в режиме тестовой проверки, этот кадр поступает по первому адресу в блок 12 и через триггеры 13 и элементы И б - на ключи 4. При этом единичные сигналы по вл тс  на выходе тех каналов , которые закоммутированы как выходы , а на входных каналах будут логические нули, так как логическа  проходит через элемент И 6 только того канала, в котором в триггер 3 была при коммутации записана . Логическа  1 с выхода 5 устройства поступает на вход компаратора 19, сравниваетс  с ним с , записанной в триггере 13 и результат сравнени  проверки коммутации поступает и регистр 2 и побайтно передаетс  на вход 7 устройства лл  определени  правильности коммутации и исключени  ложных ошибок при контроле блоков.In the commutation test mode, register 10 receives a byte defining this mode. As a test, a frame of n / 8 bytes is transmitted to the device input, in all bits of which units are recorded. As in the test test mode, this frame arrives at the first address in block 12 and through the triggers 13 and the elements AND b - to the keys 4. In this case, single signals appear at the output of those channels that are switched as outputs, and at the input channels there will be logical zeros, since the logical passes through the element AND 6 only of the channel in which trigger 3 was recorded during switching. Logical 1 from the output 5 of the device enters the input of the comparator 19, is compared with it recorded in trigger 13 and the comparison test result is received and the register 2 is transmitted byte-by-byte to input 7 of the device to determine the correctness of switching and exclude false errors in the control of blocks.

Таким образом, предлагаемое устройство за счет введени  в его состав блока 8, регистров 2,9,10,14,20 обеспечивает св зь с внешним блоком пам ти по одному каналу, что обеспечивает его применение с произвольным блоком пам ти, каналом св зи и т.д., что расшир ет его область применени ,Thus, the proposed device, by incorporating block 8 in it, registers 2,9,10,14,20 provides communication with an external memory block through one channel, which ensures its use with an arbitrary memory block, communication channel and etc., which expands its scope,

С другой стороны, предлагаемое устройство характеризуетс  высоким быстродействием, так как ар&л  контрол  логических блоков в немOn the other hand, the proposed device is characterized by high speed, since the ar & l control of logic blocks in it

определ етс  количеством кадров в тесте.determined by the number of frames in the test.

Claims (3)

1.Авторское свидетельства СССР 551578, кл. G 01 Н 31/02, 1976.1. The copyright certificate of the USSR 551578, cl. G 01 H 31/02, 1976. 2.Авторское свидетельство СССР 651351, кл. G 06 F 15/46, 1979.2. Author's certificate of the USSR 651351, cl. G 06 F 15/46, 1979. 3.Патент США 3349726, кл. G 01 R 31/00, 1974 (прототип).3. US patent 3349726, cl. G 01 R 31/00, 1974 (prototype).