SU1705876A1 - Device for checking read/write memory units - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  функционального контрол  блоков оперативной пам ти. Устройство содержит элементы И 1-5, первый 6 и второй 7 генераторы псевдослучайной последовательности , коммутатор 8, провер емый блок 9 оперативной пам ти, регистр 10, генератор 11, триггеры 12, 13, элемент задержки 14, блок 15 сравнени , первый 16, второй 17, третий 18 и четвертый 19 входы задани  режима, сигнальный выход 20, вторую 21 и первую 22 группы инверторов, информационные входы 23, 24, элемент НЕ 25, адресные выходы 26 устройства, выход 27 записи чтени  устройства, информационные выходы 28, информационные входы 29, Устройство позвол ет формировать произвольные адресные и информационные последовательности , что позвол ет повысить достоверность контрол  блоков оперативной пам ти. 2 табл., 3 ил. « ЁThe invention relates to computing and can be used for functional control of RAM blocks. The device contains AND elements 1-5, the first 6 and second 7 pseudo-random sequence generators, the switch 8, the checked RAM block 9, the register 10, the generator 11, the triggers 12, 13, the delay element 14, the comparison block 15, the first 16, the second 17, third 18 and fourth 19 mode setting inputs, signal output 20, second 21 and first 22 groups of inverters, information inputs 23, 24, HE element 25, device address outputs 26, device read write output 27, information outputs 28, information inputs 29, the device allows you to form arbitrary address and information sequences, which makes it possible to increase the reliability of control of RAM blocks. 2 tab., 3 Il. “Yo

Description

2020

VIVI

ОABOUT

елate

0000

vivi

сwith

Изобретение относитс  к области вычислительной техники и может быть использовано дл  функционального контрол  блоков оперативной пам ти.The invention relates to the field of computing and can be used for the functional control of RAM blocks.

Целью изобретени   вл етс  повышение достоверности контрол  устройства.The aim of the invention is to increase the reliability of the control device.

На фиг, 1 приведена функциональна  схема устройства дл  контрол  блоков оперативной пам ти; на фиг. 2 - функциональна  схема группы инверторов; на фиг. 3 - функциональна  схема генератора псевдослучайной последовательности,Fig. 1 shows a functional diagram of a device for monitoring RAM blocks; in fig. 2 - functional diagram of a group of inverters; in fig. 3 is a functional diagram of a pseudo-random sequence generator,

На фиг, 1-3 обозначены: элементы И1-5, первый 6 и второй 7 генераторы псевдослучайной последовательности, коммутатор 8, провер емый 9 блок оперативной пам ти, регистр 10, генератор 11, триггеры 12 и 13, элемент 14 задержки, блок 15 сравнени , первый 16, второй 17, третий 18 и четвертый 19 входы задани  режима устройства, сигнальный выход 20 устройства, втора  21 и перва  22 группа инверторов, информационные входы 23, 24, элемент НЕ 25, адресные 26 выходы устройства, выход записи-чтени  27 устройства, информационные выходы 28 устройства, информационные 29 входы устройства, сумматоры по модулю два 30-32, входы 33-36 группы интерторов , выходы 37-39 группы инверторов, сумматор по модулю два 40, регистр 41, выходы 42-44 генератора псевдослучайной последовательности, входы 45-48 генератора псевдослучайной последовательности.FIGS. 1-3 are labeled: elements I1-5, first 6 and second 7 pseudo-random sequence generators, switch 8, verifiable 9 memory block, register 10, generator 11, triggers 12 and 13, delay element 14, block 15 comparison, the first 16, second 17, third 18 and fourth 19 inputs of the device mode setting, signal output 20 of the device, the second 21 and first 22 group of inverters, information inputs 23, 24, the HE element 25, address 26 outputs of the device, write-read output 27 devices, information outputs 28 devices, information 29 inputs of devices two, adders modulo two 30-32, inputs 33-36 groups of intertors, outputs 37-39 groups of inverters, modulo two 40, register 41, outputs 42-44 of a pseudo-random sequence generator, inputs 45-48 of a pseudo-random sequence generator.

Устройство работает следующим образом .The device works as follows.

Необходимо отметить, что многочлены обратной св зи генераторов 6 и 7  вл ютс  многочленами n-й степени, принадлежащие максимальному показателю. Это означает, что все ненулевые выходные последовательности имеют период 2п-1 (п - разр дность регистра, который используетс  в генераторе). Такой генератор называетс  генератором максимального периода.It should be noted that the feedback polynomials of generators 6 and 7 are n-th degree polynomials belonging to the maximum exponent. This means that all non-zero output sequences have a period of 2n-1 (n is the width of the register used in the generator). Such a generator is called a maximum period generator.

Перед началом работы в генератор б записываетс  значение кода NI (асе единицы +1 , с учетом многочлен обратной св зи ), в генератор 7 значение кода N2 - NI +1. На вход 16 подаетс  О, что означает, что контроль блока 9 пам ти будет проводитьс  с пр мыми значени ми адресов и данных . Регистр 10 установлен в состо ние 1 на его выходах, а триггер 13-е состо ние О на его пр мом выходе (цепи начальной установки регистра 10 и триггера 13 условно не показаны).Before starting work, the value of the NI code is written to the generator b (the value of the unit is +1, taking into account the feedback polynomial), and the value of the N2 code to the generator 7 is NI +1. Input 16 is supplied O, which means that the control of memory block 9 will be conducted with direct address and data values. Register 10 is set to state 1 at its outputs, and trigger 13 is state O at its direct output (the circuit for initial setup of register 10 and trigger 13 is conventionally not shown).

На фиг. 1 также условно не показан сигнал обращени  к прозер емому Блоку one ративной пам ти, так как указанный сигналFIG. 1 also conditionally does not show the signal to access the visible block of one-way memory, as the specified signal

не вли ет на достижение положительного эффекта.does not affect the achievement of a positive effect.

При поступлении на вход 18 сигнала О, а на вход 19 сигнала 1 с генератора 11 наUpon receipt at the input 18 of the signal O, and the input 19 of the signal 1 from the generator 11 to

входы синхронизации генератора 6 и 7 поступают синхроимпульсы. Тем самым начинаетс  перебор всех состо ний генераторов 6 и 7 с максимальным периодом. Триггер 13 установлен в О, что определ ет режим за0 писи информации в провер емый блок 9 пам ти .the synchronization inputs of the generator 6 and 7 receive clock pulses. This starts the enumeration of all states of the generators 6 and 7 with the maximum period. The trigger 13 is set to O, which determines the mode of recording information in the checked memory block 9.

В табл. 1 приведен возможный пример изменени  адресов и информации, которые поступают в блоке 9 дл  трех разр дногоIn tab. 1 shows a possible example of changing the addresses and information that are received in block 9 for three bits

5 генератора псевдослучайной последовательности .5 pseudo-random sequence generator.

Как видно из табл. 1, в адрес (011) записываетс  информаци  (101), т.е. адрес следующей  чейки блока 9 пам ти и т.д. ПриAs can be seen from the table. 1, information (101) is written to the address (011), i.e. the address of the next cell of memory block 9, etc. With

0 значении всех единиц на выходах генератора 6 сработает элемент И1, что приведет к тому, что синхроимпульсы с генератора 11 переключает триггер 13 в единичное состо ние на пр мом выходе. Тот же импульс0, the value of all units at the outputs of the generator 6 will trigger the element I1, which will cause the clock pulses from the generator 11 to switch the trigger 13 to one state on the direct output. Same momentum

5 установит генератор 7 в единичное состо ние на его выходах. Начинаетс  режим считывани  из блока 9 пам ти.5 will set the generator 7 into one state at its outputs. The readout mode starts from memory block 9.

В режиме считывани  по адресу, определ емому регистром 10, считываетс  ин0 формаци , котора  записываетс  в тот же регистр 10. Так как первоначально регистр 10 был установлен в состо ние 1 на его выходах, то считаетс  информаци  (011) (см. табл. 1). Далее по адресу (011) считываетс In the read mode, at the address defined by register 10, information is read, which is written to the same register 10. Since initially register 10 was set to state 1 at its outputs, information (011) is considered (see Table 1 ). Next, at (011) is read

5 (101, и т.д. Таким образом, осуществл етс  режим кольцевой проверки блока 9 оперативной пам ти.5 (101, etc.) Thus, the loopback mode of the RAM unit 9 is performed.

При поступлении на вход 19 О, а на вход 18 1 на пр мом выходе триггера 12Upon arrival at the input 19 O, and at the input 18 1 at the direct output of the trigger 12

0 установитс  О, что означает окончание проверки ОЗУ. На инверсном выходе триггера 12 установитс  1. котора  разрешает сравнение содержимого регистра 10 и генератора 7, который работает синхронно с ре5 гистром 10. Если содержимое регистра 10 и генератора 7 равно, то блок 9 пам ти работает правильно, а противном случае - блок пам ти неисправен.0 will be set to O, which means the end of the RAM check. The inverse output of the trigger 12 is set 1. which allows comparison of the contents of the register 10 and the generator 7, which operates synchronously with the register 5. If the contents of the register 10 and the generator 7 are equal, then the memory block 9 works correctly, otherwise the memory block defective.

Второй згап контрол  заключаетс  вThe second control is:

0 проверке блока 9 пам ти с инверсными значени ми адресов и данных. Дл  этого на вход 16 подаетс  1. Установка триггеров, регистра и генераторов 6 и 7 осуществл етс  так же, как и в предыдущем случае, за0 check of memory block 9 with inverse values of addresses and data. To do this, input 16 is supplied 1. The installation of the triggers, register and generators 6 and 7 is carried out in the same way as in the previous case, for

5 исключением того, что регистр 10 устанавливаетс  в состо ние О на всех своих выходах .5 except that register 10 is set to state O on all of its outputs.

В табл. 2 приведен возможный пример изменени  адресов и информации, поступающей а блок 9 пам ти при контроле.In tab. 2 shows a possible example of changing the addresses and information received in memory block 9 during monitoring.

Второй этап контрол  обеспечивает контроль нулевой  чейки, котора  не была проверена на первом этапе контрол .The second stage of control provides control of the zero cell, which was not checked at the first stage of control.

Преимущества предлагаемого устройства дл  контрол  блоков оперативной па- м ти следующие: осуществл етс  псевдослучайный перебор адресов и данных при записи и чтении, что приводит к более высокой достоверности контрол  по сравнению с известным устройством. При этом обратные св зи регистров, которые используютс  в генераторах 6 и 7, могут быть заданы произвольно, что будет обеспечивать различные тестовые последовательности , используемые дл  контрол ; при контроле блоков оперативной пам ти нет необходимости знать эталонную сигнатуру, количество считываний каждый раз может быть произвольным.The advantages of the proposed device for controlling operational blocks are as follows: pseudo-random search of addresses and data during writing and reading is carried out, which leads to higher reliability of the control compared with the known device. In this case, the feedbacks of the registers that are used in generators 6 and 7 can be set arbitrarily, which will provide the various test sequences used for monitoring; When monitoring blocks of RAM, there is no need to know the reference signature, the number of readings each time can be arbitrary.

Устройство может быть использовано дл  веро тностного контрол  блоков оперативной пам ти. Достоверность контрол  может быть повышена за счет использовани  генераторов с различными многочленами обратной св зи.The device can be used for probabilistic control of RAM blocks. The reliability of the control can be improved by using generators with different feedback polynomials.

Claims (1)

Формула изобретени  Устройство дл  контрол  блоков оперативной пам ти, содержащее коммутатор, первый триггер, элемент задержки, генера- тор, первый и второй элементы И, первую группу инверторов, причем выходы коммутатора  вл ютс  адресными выходами устройства , выходы инверторов первой группы - информационными выходами уст- ройства, отличающеес  тем, что, с целью повышени  достоверности контрол , в устройство введены первый и второй генераторы псевдослучайной последовательности , второй триггер, третий - п тый элементы И, втора  группа инверторов, элемент НЕ, блок сравнени  и регистр, выходы которого соединены с входами первой группы блока сравнени  и с информационными входами первой группы коммутатора, ин- формационные входы второй группы которого соединены с выходами инверторов второй группы, входы группы которой соединены с соответствующими выходами первого генератора псевдослучайной последовател ности, входы инверторов первой и второй групп объединены и  вл ютс  первым входом задани Claims An inventive device for controlling RAM blocks, comprising a switch, a first trigger, a delay element, a generator, first and second elements AND, a first group of inverters, the switch outputs are address outputs of the device, the outputs of inverters of the first group are information outputs of the device. - Properties, characterized in that, in order to increase the reliability of the control, the first and second generators of a pseudo-random sequence, the second trigger, the third - the fifth elements AND, the second group are entered into the device inverters, a NOT unit, a comparison unit and a register whose outputs are connected to the inputs of the first group of the comparison unit and information inputs of the first switch group, the information inputs of the second group of which are connected to the outputs of the inverters of the second group, the inputs of which are connected to the corresponding outputs of the first generator pseudo-random sequence, the inputs of the inverters of the first and second groups are combined and are the first input of the task режима устройства, входы установки в исходное состо ние первого и второго генераторов псевдослучайной последовательности объединены и  вл ютс  вторым входом задани  режима устройства, выходы второго генератора псевдослучайной последовательности соединены с входами первой группы инверторов первой группы, выходы которой соединены с входами второй группы блока сравнени , информационные входы регистра  вл ютс  информационными входами первой группы устройства, вход синхронизации регистра соединен с выходом элемента задержки, вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с вторым входом третьего элемента И, выходом второго элемента И и входами синхронизации первого и второго генераторов псевдослучайной последовательности,пр мой выход первого триггера соединен с вторым входом четвертого элемента И, управл ющим входом коммутатора и  вл етс  выходом записи-чтени  устройства, инверсный выход первого триггера соединен с третьим входом третьего элемента И, выход которого соединен с входом синхронизации первого триггера, выходы первого генератора псевдослучайной последовательности .подключены к входам первого элемента И, выход которого соединен с первым входом третьего элемента И, выход генератора соединен с первым входом второго элемента И, второй вход которого соединен с пр мым выходом второго триггера, инверсный выход которого соединен с вторым входом п того элемента И. первый вход которого соединен с выходом блока сравнени , выход п того эпемента И  вл етс  синильным выходом устройства, входы установки в и в О второго триггера  вл ютс  соответственно третьим и четвертым входами задани  режима устройства, информационные входы первого и второго генераторов псевдослучайной последовательности - соответственно информационными входами второй и третьей групп устройства, выход третьего элемента И соединен с входом элемента НЕ, выход которого соединен с входами установки в Г второго генератора псевдослучайной последовательности, пр мой выход второго триггера - с входом генератора.device modes, installation inputs of the initial state of the first and second pseudo-random sequence generators are combined and are the second input of the device mode setting, the outputs of the second pseudo-random sequence generator are connected to the inputs of the first group of inverters of the first group, the outputs of which are connected to the inputs of the second group of the comparison unit, information the register inputs are the information inputs of the first device group, the register synchronization input is connected to the output of the delay element, the input which is connected to the output of the fourth element And, the first input of which is connected to the second input of the third element And the output of the second element And synchronization inputs of the first and second generators of a pseudo-random sequence, the direct output of the first trigger And connected to the second input of the switch and is the write-read output of the device, the inverse output of the first trigger is connected to the third input of the third element AND, the output of which is connected to the synchronization input of the first trigger, in the pseudo-random sequence's main generator moves are connected to the inputs of the first element And whose output is connected to the first input of the third element And, the generator output is connected to the first input of the second element And, the second input of which is connected to the direct output of the second trigger, the inverse output of which is connected to the second the input of the fifth element I. The first input of which is connected to the output of the comparator unit, the output of the fifth epement And is the blueine output of the device, the inputs of the installation in and in the second trigger are the corresponding In the third and fourth inputs of the device mode setting, the information inputs of the first and second pseudo-random sequence generators are respectively the information inputs of the second and third groups of the device, the output of the third element I is connected to the input of the element HE, the output of which is connected to the inputs of the second G generator of the pseudo-random sequence, direct output of the second trigger - with the input of the generator. Таблица 1Table 1 3131 3838 36 -36 - Таблица2Table 2 RGRg 4242 4343 4141 4444