SU842821A1 - Устройство дл контрол логическихблОКОВ - Google Patents

Description

(54) УСТРОЙСТВОдл  КОНТРОЛЯ ЛОГИЧЕСКИХ РЛОКОВ

la с выходом - вход ключа, выход которого соединен с третьим входом компаратора и с выходом, устройства. Известное устройство под воздействи-. ем теста, поступающего от внешнего блока пам ти, формирует стимулирующие сигналы, подаваемые на входы провер емой цифровой схемы, получает от нее ответные сигналы, сравнивает их с эталоннь1ми сигналамий запомина ет результаты сравнени . Информаци  от внешнего блока пам ти, в котором Хранитс  тест, передаетс  в регистр данных, первый и второй блоки пам ти по отдельным каналам. Причем, в регистр данных записываетс  информаци  о стимулирующих сигналах, в первый блок пам ти - данные, определ ющие какой из выводов цифровой схемы необходимо закоммутрровать как вход, а какой как выход. Во второй блок пам ти устройства поступают эталонны данные ответных сигналов 3.

Недостаток известного устройства - ограниченна  область применени  и недостаточное быстродействие.Ограниченность применени  обуслОвЯенаГ тем, что при контроле цифровых схем может использоватьс  только такой внешний блок пам ти, в которсм. имеетс  по крайней мере три выходных канала, по которым данные о тесте передаютс  в регистр данных и первый и второй блоки пам ти. Например, это устройство нельз  примен ть с такими внешними блоками пам ти, в которых имеетс  лишь один выходной канал, а именно: с фотосчитывающими механизмами, накопител ми на магнитной ленте и т.д. Если в качестве внешнего источника информации использовать ЭВМ, то дЛ  подключени  к ней известного устройства понадобитс  зан ть три выхрдных канала, которые не всегда могут быть в наличии . ..

Низкое быстродействие устройства обусловлено тем, что врем  считывакнй еста из регистра данных (врем  одного цикла) определ етс  количеством разр дов в регистре данных и не зависит от длины теста, так как в устройстве отсутствуют узлы, обесГгач вающие уменьшение длительности цикла при уменьшении длины теста. Длина же теста определ етс  сложностью провер емой цифровой схемы, и регистр данных в известном устройстве должен содержать такое количество разр дов, чтобы поместить тест (Максимальной длины. Следовательно, в устройстве врем  проверки не зависит от длины теста и посто нно, так.как равно времени поочередного считывани  информации из всех разр дов регистра данных. Это увеличивает/врем  проверки тех цифровых схем, у которых длина теста меньше /максимальной величины, т.е. снижает

быстродействие известного устройства и  вл етс  его недостатком.

Цель изобретени  - расширение области применени  и повышение быстродейств и  устройства.

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  логических блоков, содержашее синхронизатор , соединенный первым.выходом с первым входом компаратора, соединенного выходом с первым входом первого блока пам ти, соединенного вторым входом со вторым выходом синхронизатора , третий выход которого соединен с первым входом второго блока пам ти, соединенного выходом через первый триггер со вторым входом компаратора и первым входом элемента И, со вторым входом которого соединен выход второго триггера, а с вйходом - вход ключа, выход которого соединен с третьим входом компаратора и с выходом устройства, введены блок сопр жени , первый, второй, третий, .четвертый, п тый и шестой регистры хранени , первый и BTopcrfl счетчики, первый и второй блоки срайнени  и регистр сдвига, причем, вход устройства соединен с первым входом блока сопр жени , соединенного выходом с первыми входами первого, второго, третьего и четвертого регистров хранени ,первые выход первого и второго регистров хранени  соединены соответственно с первым и вторым входами синхронизатора , выход третьего регистра хранени  соединен с первым.входом первого блока сравнени , соединенного вторым входом с выходом п того регистра хранени  и первым входом первого счетчика, соединенного выходом со входом п того регистра хранени , с третьим входом первого блока пам ти , вторым входом второго блока пам ти и с третьим входом первого блока сравнени , соединенного выходом с третьим входом синхронизатора, соединенного четвертым выходом со вторым входом первого счетчика, п тым выходом - с первым входом второго счетчика, второй вход которого соединен с выходом шестого регистра хранени    первым входом второго блока сравнени , второй вход которого соединен с выходом второго счетчика и со входом шестого регистра хранени , а выход г с четвертым входом синхронизатора, соединенного шестым выходом с первым входом регистра сдвига,выход которого соединен со вторым входсм четвертого регистра хранени  третьим входом второго блока пам ти и входом второго триггера, второй вход - с выходом первого блока пам ти, третий вход - с первым выходом четвертого регистра хранени  соединенного эторым выходом со вторь входом блока сопр жени , а третьим

входом - с седьмым выходом синхронизатора , соединенного п тым входом со вторым выходом блока сопр жени .

На чертеже дана структурна  схема устройства.

Устройство дл ,контрол  логических блоков содержит четвертый.регистр I хранени , регистр 2 сдвига, второй триггер 3, ключ 4, выход 5, элемент И 6, вход 7, блок 8 сопр жени , второй 9 и первый 10 регистры хранени , синхронизатор 11, второй блок 12 пам ти, первый триггер 13, третий регистр 14 хранени , первый блок 15 сравнени , первый блок 16; пам ти, п тый регистр 17 хранени , первый счетчик 18, компаратор 19, шестой регистр 20 хранени , второй счетчик .21, второй блок 22 сравнени 

Устройство работает следующим об (разом.

Навход 7 устройства поступают информационные сообщени  от внешнего блока пам ти, например, от ЭВМ. Каждое сообщение состоит из трех служебных и нескольких информационных байтов . Количество информационных байтов определ етс  числом п выходных каналов устройства и равно п/6.

Под каналом понимаетс  вывод провер емого логического блока, независимо от того,  вл етс  он входным ил выходным. На чертеже показан только один в ыходной канала устройства. Если устройство строитс  на п кана лов, то оно содержит по п компараторов 19, блоков 12 и 16, триггеров 3 и 13, элементов И 6, ключей 4 и выходов 5 и п-раэр дный регистр 2. При проверке логического блока каждый из его выводов подключаетс  к одному из выходов 5 устройства.

Первый из служебных байтов определ ет режим работы устройства,.второй - номер набора, на котором необходимо произвести останов .устройства , а третий - величину задержки выдачи ответных сигналов провер емого блока.

Устройство работает в режимах коммутации , проверки коммутации, подачи на провер емый блок контролирующего теста и приема от него логических сигналов в одноразовом и циклическом режимах. Останова по номеру кадра, измерени  задержки распространени  логических сигналов.

При поступлении первого служебног байта на вход 7. устройства блок 8 вырабатывает сигнал синхронизатору 11, который записывает этот байт в регистр 10. Первый байт первого сообщени  определ ет режим коммутации . Второй байт, приход щий на вход 7 устройства, поступает аналогичным образом в регистр14, третийв регистр 9. Затем поступает п/8байтов , определ ющих программу коммутации , т.е. какой из каиашов устройства будет входным, а какой выходным . Каждый из этих п/8 байтов сначала по команде синхронизатора параллельно поступает в регистр 1. После этого синхронизатор 11 вырабатывает 8 импульсов сдвига и сдвигает прин тый байт в регистр 2 на 8 разр дов, освобожда  место дл  приема очередного байта. После приема всех п/8 байтов все п разр дов регистра 2 будут заполнены. Их содерo жимое переписываетс .в триггеры 3 каждого канала таким образом, что первый разр д .регистра 2 переписываетс  в триггер 3 первого канала, второйразр д - в триггер 3 второго

S канала и т.д. Состо ние триггера 3 определ е - режим канала на все врем  раВоты с провер емым устройством. Если в триггер 3 поступает , что. определ ет режим работы канала,как

0 выход устройства, то на второй вход элемента И 6 поступит разрешающий уровень.

Основной режим работы устройстваподача на провер емый логический

блок и прием от него логических сиг5 налов - режим тестовой проверки.

Блок 8 пр.инимает сообщени  в этом режиме аналогично режиму коммутации. Колич:ест о сообщений, принимаемое блоком режиме тестового контро0 л , определ етс  длиной теста, т.е. количеством кадров информации, подаваемой на вход провер емого блока. Под кадром Понимаетс  период времени, в течение iкоторого выходные сигналы

5 устройства, поступающие на вход провер емого блока, остаютс  неизменными . Каждому кадру соответствует одно сообщение. Тест строитс  таким образом , что каналы эакоммутированные,

0 как выходные, записываютс  стимулирующие сигналы, подаваемые на вход провер емого блока, а в каналы, закоммутиррванные , как входные - информаци  об ответных сигналах, котор ле должны поступить от провер емого

5 блока.

При приеме теста первый байт, записываемый в регистр :10 в каждом сообщении, определ ет режим тестовой проверки. При приеме информацион0 ных байтов теста счетчик 18 подсчитывает количество байтов в кадре, а счетчик 21 - количество кадров. После прии а последнего кадра содержимое счетчика 18 переписываетс 

5 в регистр 17, а счетчика 21 в регистр 2О,после чего счетчики 18, 21 сбрасываютс  в нулевое состо ние. Информаци  о тесте из регистра 2 под управлением синхронизатора 11 переписываетс  в блок 12. Причем информа0 ци  о первом кадре записываетс  по первому адресу блока 12, а втором кадре - по второму и т.д.Количество адресов блока 12 определ етс  количеством кадров. После приема

5

всех саобш,ений о тесте блок 8 вырабатывает -сигнал, под воздействием которбго и при наличии в регистре 10 байта, определ ющего |зежим тестовой проверки, синхронизатор 11 считывает информацию из блока 12, начина  С первого адреса, определ емого счетчиком 18, Выходное число блока 12 записываетс  в триггер 13 и через элемент. И 6 поступает на ключ 4. Элемент И 6 не пропускает сигналов тех каналов., где в триггер 3 записан О, т.е. каналов, которые закоммутированы как входы. При последовательном чтении с блока 12 на выходах 5 устройство формирует последовательность логических сигнгшов, поступающую на входные выводы провер емого блока/ ключ 4 задает величину уровней логической в зависимости от характеристик тех логических элементов, на которых построен контролируемый блок. В ответ на эти сигналы на выходных выводах контролируемого блока по вл тс  сигналы значени  которых необходимо проверить . Они поступают на вход компаратора -19, где происходит логическое сравнение ответного сигнала с уровО

Нем логической

в

или

зависимости от значени  ответного сигнала, записанного в блоке 12. При несоответствии ответных сигналов заданным уровнем логической i или или при их неравенстве ответным сигналам, записанным в блоке 12, компаратор 19 вырабатывает сигнал ошибки, который поступает в блок 16. Запись в блок 16 происходит по тому же адресу, что и в блок 12, так как адрес определ етс  счетчиком 18. При чтении блока 12 и записи сигналов ошибок в блок 16 счетчик 18 измен ет свой адрес на единицу младшего разр да до тех пор, пока значение адреса блоков 12 и 16 (т.е. счетчика 18) не станет равным коду, записанному в регистре 17. р момент равенства кодов регистра 17 и счетчика 18 блок 15 вырабатывает сигнал, во которому синхронизатор 11 прекращает измен ть состо ние счетчика 18, блоков 12 и 16. При этом блок 12 прекраадает подачу тестовых сигналов ка провер емы блок, а блок 16 - запись ответных сигналов. Если служебным бдйтсад устройству был задан циклический режим, то работа его продолжаетс  установкой счетчика 18 в нулевое состо ние, а затем чтением с блока 12 и записью в &лоц 16, начина  с первого адреса и т.д.

Если служебным байтом устройству была задана одноразова , проверка, то после прохождени  одного цикла устройство переходит к передаче результатов проверки на внешний источник . При этом синхронизатор 11 на«чинаёт чтение с блока 16 с первого

адреса. Выходные числа с блока 16 поступают в регистр 2, а затем побайтно из него - в регистр 1 и через блок 8 на вход 7 устройства и поступают в ЭВМ дл  отображени  результатов проверки на дисплее или распечатки на АЦПУ и т.д.

При считывании каждого байта информации из регистра 2 в регистр-1 синхронизатор 11 подает на вход счетчика 21 счетные импульсы после считывани  байта. Передача байтов прекращаетс  после того, как в счетчике 21 окажетс  число, равное числу байтов,, записанному в регистре 20. Блок 22 определ ет момент равенства чисел. После передачи одного кадра информации счетчик 18 мен ет значени адреса на единицу младшего разр да и начинает передачу следующего кадра

После считывани  всех кадров информаци  из блока 16 в счетчик 18 со держит число, равное числу кадров, записанному в регистре 17, что определ ет схема 15 сравнени , прекраща  чтение с блока 16 и передачу информации на вхо.ц 7.

Таким образом, в предлагаемом устройстве врем  проверки логических блоков пропорционально количеству кадров теста, а врем  передачи результат в контрол  пропорционально количеству байтов в кадре (количеству контролируемых каналов) и количеству кадров в тесте. В режиме одноразовой проверки устройство обеспечивает возможность определить, исправен или неисправен контролируемый блок и вы вить ошибки в сигналах на его входных и выходных выводах. В циклическом режиме работы устройство производит диагностику логического блока,Т.е. локализует обнаруженную неисправность,.например, по сигналам на экране осциллографа. Благодар  циклическому режиму проверки на экране осциллографа можно наблюдать осцилограмкш сигналов, так как тест на контролируемый блок поступает периодически . В режиме проверки времени по влени  ответного сигнала на выходе контролируемого блока по отнОшению ко входным сигналам, в тре ,тьем байте каждого сообщени  теста 1содержитс  код величины задержки выдачи ответных сигналов контролируемого блока. Записанный в регистр 9, этог байт определ ет в синхронизаторе 11 врем  задержки сигнала записи результатов контрол  в блоке 16 по Отношению ко времени подачи стимулирую1В1И}С сигналов на контролируемый .

В ежиме останова по номеру -кадра на зно  контролируемого блока поступают посто нные Логические уровни, а результаты проверки записываютс  в блок 1:6. Дл  этого при передаче (Теста 3 регистр 10 поступает байт,

предел ющий режим останова по номеу кадра, а в регистр. 14 - байт, предел ющий номер кадра, на котором олжен произойти останов.

Устройство в этом режиме работает ак в режиме тестовой проверки. Однако в момент, когда блок 15 фиксиует равенство кодов в счетчике 18 и регистре 14, счетчик 18 прекращает задавать новые адреса блока 12, вследствие чего в триггере 13 и клюе 4 остаютс  неизменные логические сигналы, которые поступают на вход контролируемого блока. Результаты контрол  поступают в блок 16 и с него через блок 8 на вход 7 устройства , как и в режиме тестовой провер-, ки с той разницей, что на вход 7 nocTynatoT результаты проверки только по кадру, на котором произошел останов. Дл  перехода к проверке на следующем кадре в регистр 14 необходимо записать код очередного кадра и т.д.

Режим проверки коммутации следует после коммутации и необходим, как контрольный режим. При коммутации и проверке коммутации контролируемый блок к устройству не подключаетс .

В режиме проверки коммутации в регистр 10 поступает байт, определ ющий этот режим. В качестве теста на вход устройства передаетс  кадр из п/8 байтов, во всех разр дах которых записаны единицы. Как и в режиме тестовой проверки, этот кадр поступает по первому адресу в блок 12 и через триггеры 13 и элементы И б - на ключи 4. При этом единичные сигналы по вл тс  на выходе тех каналов , которые закоммутированы как выходы , а на входных каналах будут логические нули, так как логическа  проходит через элемент И 6 только того канала, в котором в триггер 3 была при коммутации записана . Логическа  1 с выхода 5 устройства поступает на вход компаратора 19, сравниваетс  с ним с , записанной в триггере 13 и результат сравнени  проверки коммутации поступает и регистр 2 и побайтно передаетс  на вход 7 устройства лл  определени  правильности коммутации и исключени  ложных ошибок при контроле блоков.

Таким образом, предлагаемое устройство за счет введени  в его состав блока 8, регистров 2,9,10,14,20 обеспечивает св зь с внешним блоком пам ти по одному каналу, что обеспечивает его применение с произвольным блоком пам ти, каналом св зи и т.д., что расшир ет его область применени ,

С другой стороны, предлагаемое устройство характеризуетс  высоким быстродействием, так как ар&л  контрол  логических блоков в нем

определ етс  количеством кадров в тесте.

Claims (3)

1.Авторское свидетельства СССР 551578, кл. G 01 Н 31/02, 1976.

2.Авторское свидетельство СССР 651351, кл. G 06 F 15/46, 1979.

3.Патент США 3349726, кл. G 01 R 31/00, 1974 (прототип).