SU1705875A1 - Device for checking read/write memory - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  функционального контрол  полупроводниковой оперативной пам ти динамического типа. Цель изобретени  - повышение быстродействи . Устройство содержит пам ть 1, первый счетчик 2, дешифратор 3, посто нное запоминающее устройство 6, первый одновибратор 7, второй мультиплексор 8, элемент 9 задержки, первый элемент И10, первый триггер 11, вход 12 задани  режима, анализатор 13 кодов, генератор 14 импульсов , второй и третий элементы И15, первую схему 17 сравнени , второй триггер 18, вторую схему 19 сравнени , третий триггер 20, блок 21 индикации 21, второй счетчик 22, инвертор 23, регистр 24, второй одновибратор 25, элемент И-НЕ 26. В устройстве обеспечиваетс  уменьшение времени контрол  корпуса ОЗУ (режим контрол  времени регенерации информации). 1 ил. со с VJ О СЛ 00 VI СЛThe invention relates to computing and can be used for the functional control of a semiconductor dynamic memory of a dynamic type. The purpose of the invention is to increase speed. The device contains a memory 1, the first counter 2, the decoder 3, the persistent memory 6, the first one-oscillator 7, the second multiplexer 8, the delay element 9, the first element I10, the first trigger 11, the mode setting input 12, the code analyzer 13, the generator 14 pulses, the second and third elements I15, the first comparison circuit 17, the second trigger 18, the second comparison circuit 19, the third trigger 20, the display unit 21, the second counter 22, the inverter 23, the register 24, the second one-shot 25, the AND-26 element The device reduces the monitoring time and RAM (time control mode regeneration of information). 1 il. with with VJ About SL 00 VI SL

Description

Изобретение относитс  к области вычислительной техники и может быть использовано дл  функционального контрол  полупроводниковой оперативной пам ти динамического типа.The invention relates to the field of computing and can be used for the functional control of a semiconductor dynamic memory of a dynamic type.

Цель изобретени  - повышение быстродействи  устройства.The purpose of the invention is to increase the speed of the device.

На чертеже приведена структурна  схема устройства.The drawing shows a block diagram of the device.

Схема содержит провер емую пам ть 1, первый счетчик 2. дешифратор 3, первый мультиплексор 4, коммутатор 5, представл ющий интерфейсную коммутационную матрицу , различную дл  различных корпусов, ПЗУ 6, первый одновибратор7, второй мультиплексор 8, элемент 9 задержки, первый элемент И10, первый триггер 11, вход 12 задани  режима устройства, анализатор 13 кодов (в качестве которого может быть использован сигнатурный анализатор), генератор 14 импульсов, второй элемент И15, третий элемент И16, первую схему 17 сравнени , второй триггер 18, вторую схему 19 сравнени , третий триггер 20, блок 21 индикации , второй счетчик 22, инвертор 23, регистр 24, второй одновибратор 25, элемент И-НЕ 26.The circuit contains the checked memory 1, the first counter 2. the decoder 3, the first multiplexer 4, the switch 5 representing the interface switching matrix, different for different housings, the ROM 6, the first one-vibrator 7, the second multiplexer 8, the delay element 9, the first element I10 , the first trigger 11, the input 12 of setting the device mode, the analyzer 13 codes (which can be used as a signature analyzer), the pulse generator 14, the second element I15, the third element I16, the first comparison circuit 17, the second trigger 18, the second circuit 19 compare Eni, the third trigger 20, block 21 of the display, the second counter 22, the inverter 23, the register 24, the second one-shot 25, the element AND NOT 26.

Устройство работает в режиме контрол  времени регенерации информации и в режиме определени  предельного времени хранени  информации следующим обрг)- зом.The device operates in the mode of monitoring the time of information regeneration and in the mode of determining the limiting storage time of information as follows.

В режиме контрол  времени регенерации информации на входе 12 устройства присутствует сигнал О. Генератор 14 формирует импульсы, которые проход т через элемент И15, и запускает счетчик 2, который , работа  в режиме непрерывного пересчета , вырабатывает следующие друг за другом сигналы О, 1, 2, 3 длительностью каждый по тахту (периоду) синхросиг нала, имеющие активное нулевое значение. Дешифратор 3 формирует сигнал двоимой ширины, имеющий также активное нулевое значение и используемый в качестве сигнала первого разрешени  выборки RAS. Такое формирование сигнала RAS гарантирует его переключение внутри сигналов Чтение/запись входа данных и адресов. Выход 2 дешифратора 3 используетс  в качестве сиг- нала второго разрешени  выборки CAS.In the mode of monitoring the regeneration time of information at the input 12 of the device, the signal O is present. The generator 14 generates pulses that pass through the element I15 and starts the counter 2, which, in the continuous recalculation mode, produces the consecutive signals O, 1, 2 3 duration each ottoman (period) sync signal with an active zero value. The decoder 3 generates a double width signal, which also has an active zero value and is used as the first resolution signal of the RAS sampling. This formation of the RAS signal ensures its switching within the signals Read / write of the input data and addresses. The output 2 of the decoder 3 is used as the second resolution signal of the CAS sample.

Таким образом, во врем  каждой команды Чтение и каждой команды Запись имеют место два сдвинутых друг относи- тельно друга сигнала разрешени  выборки RAS, CAS, адресные сигналы подаютс  на провер емую пам ть 1 от 2 через мультиплексор 4, который коммутирует во времени последовательно две половины адресных сигналов. Младша  половина адресных линий передаетс  на выход мультиплексора 4 и, следовательно, на адресные входы (Ai,..., An/2 провер емой пам ти 1 при нулевом значении управл ющего входа мультиплексора 4, а старша  половина - при единичном значении, Прием адресных частей в пам ть 1 осуществл етс  по спаду сигнала RAS (младша  половина адреса). Дл  реализации мультиплексировани  по0 ловин адресных линий используетс  триг- гер 11, который по окончании сигнала CAS Фронтом последнего всегда устанавливаетс  в нулевое состо ние по счетному входу. Поскольку пр мой выход триггера 11 соеди5 нен с управл ющим входом мультиплексора 4, то сразу по завершении определенной операции на выходе мультиплексора 4 устанавливаетс  младша  полоеина адреса, ко- тора  и принимаетс  спадом сигнала RASThus, during each Read command and each Write command, two RAS resolution signals, CAS, which are shifted relative to each other, take place, the address signals are sent to verifiable memory 1 from 2 via multiplexer 4, which switches in time two successively in half address signals. The smaller half of the address lines is transmitted to the output of multiplexer 4 and, therefore, to the address inputs (Ai, ..., An / 2 of the checked memory 1 at zero value of the control input of multiplexer 4, and the upper half - at a single value, parts in the memory 1 is performed by the decay of the RAS signal (the lower half of the address.) To implement the multiplexing of the address lines, trigger 11 is used, which at the end of the CAS signal by the front of the latter is always set to zero on the counting input. My trigger output 11 is connected to the control input of multiplexer 4, immediately after the completion of a certain operation, the output of multiplexer 4 determines the younger polunyin of the address that is received by the ramp signal RAS

0 следующей операции. Как известно, на прием младшей половины адреса фронтом сигнала RAS требуетс  определенное врем , поэтому фронтом сигнала Статус 1 дешиф- ратора 3 (т.е. фронтом сигнала RAS) запу5 скаетс  элемент 9 задержки, который устанавливает по установочному входу триггер 11 в единичное состо ние и соответст- венно на управл ющее входе мультиплексора 4 устанавливаетс  единич0 мое состо ние, которое обеспечивает передачу на выход мультиплексора старшей половины адресных линий до возникнове- ни  сигнала RAS. По спаду сигнала CAS осуществл етс  прием старшей половины0 next operation. As it is known, reception of the lower half of the address by the edge of the RAS signal takes a certain time, therefore, the edge of the Status 1 signal of the decoder 3 (i.e., the RAS signal edge) starts delay element 9, which sets the trigger 11 to the unit state on the setup input and, accordingly, the control input of the multiplexer 4 is set to a single state that ensures the transmission to the multiplexer output of the upper half of the address lines before the occurrence of the RAS signal. By decreasing the CAS signal, the upper half is received.

5 адресных линий в пам ть 1.5 address lines in memory 1.

Разр ды счетчика 2 (п + 3,..., п + К + 2) стимулируют К-входов данных. Разр д (п + К 4- 2) счетчика 2 стимулирует старший (К - 1)-й вход дннных (До, Дт,..., Дк-0 пам ти 1The counter bits 2 (n + 3, ..., n + K + 2) stimulate K data inputs. The discharge (n + K 4-2) of counter 2 stimulates the most senior (K - 1) th input of the day (D, Dt, ..., Dk-0 of memory 1

0 так, что первую половину времени теста Марш дл  одноразр дной пам ти будут считыватьс  единицы и записыватьс  нули, а вторую половину времени теста, наоборот, будут считыватьс  нули и записыватьс  еди5 ницы, последовательно по всем адреса, реализу  таким образом концепцию теста Марш.In such a way, the first half of the Marsh test time for one-bit memory will read units and write zeros, while the second half of the test time will, on the contrary, read zeroes and write one, sequentially through all addresses, thus implementing the Marsh test concept.

Дл  многоразр дной пам ти, кроме режимов Чтение единиц/запись нолей иFor multi-bit memory, except for the units Read / write zeros and

0 Чтение нолей/запись единиц будут иметь место избыточные режимы Чтение нолей/запись нолей и Чтение единиц/запись единиц, что только повышает сложность теста, а избыточность эта при0 Reading zeros / writing units will have redundant modes Reading zeros / writing zeros and Reading units / writing units, which only increases the complexity of the test, and this redundancy with

5 использовании сигнатурного анализа не имеет значени .5 using signature analysis does not matter.

Описанные сигналы поступают на пам ть 1 через коммутатор 5, представл ющий интерфейсную коммутационную матрицу, различную дл  различных корпусов . Выходы тестируемой БИС ОЗУ 1 подаютс  на информационные входы, используемого в качестве регистратора выходных реакций анализатора 13 кодов, представл ющего собой типовой сигнатурный анализа- тор. На его второй управл ющий вход Сдвиг1 (синхровход) поступают импульсы синхрснизации с генератора 14 черет элемент И15.The described signals are fed to memory 1 via switch 5, which represents an interface switching matrix that is different for different housings. The outputs of the tested LSI RAM 1 are fed to the information inputs used as a recorder of the output reactions of the analyzer 13 codes, which is a typical signature analyzer. At its second control input, Shift 1 (sync-input), synchronization pulses are received from the generator 14, an I15 element.

Так как при проверке БИС ОЗУ тестом Марш происходит последовательный непрерывный перебор всех адресов, то дл  осуществлени  контрол  времени регенерации достаточно по окончании теста Марш организовать задержку тз и осуществить по- вторную проверку данной БИС ОЗУ указанным тестом.Since during the Marsh test, the Marsh test performs a continuous continuous search of all addresses, in order to monitor the regeneration time, it is enough to arrange a delay at the end of the Marsh test and perform a second test of the given RAM BIS with the indicated test.

В момент окончани  первого теста Марш (перепад с единичного в нулевое состо ние (п + К + 2)-го разр да счетчика 2) одновибратор 7 формирует короткий сигнал с активным нулевым уровнем, который поступает на управл ющий на вход схемы 17 сравнени  и обеспечивает сравнение в последней кодов истиной (присутствует на вы- ходах анализатора 13 кодов) и эталонной (хранитс  в регистре 24) сигнатур. В случае их совпадени  (исправны вс   чейки тестируемой БИС ОЗУ и значит необходим контроль времени регенерации, т.е. задание паузы длительностью т,з перед повторным тестированием тестом Марш) на выходе схемы сравнени  17 по-прежнему остаетс  уровень 1.At the moment of termination of the first Marsh test (difference from the unit to the zero state (n + K + 2) -th bit of counter 2), the single vibrator 7 forms a short signal with an active zero level, which is fed to the control input of the comparison circuit 17 and provides the comparison in the last code is true (present at the outputs of the analyzer 13 codes) and the reference (stored in register 24) signatures. In case of their coincidence (all the cells of the tested LSI RAM are intact and therefore the control of regeneration time is necessary, i.e., setting a pause with duration t, s before retesting with the Marsh test) the output of the comparison circuit 17 is still level 1.

Передним фронтом сигнала с выхода одновибратора 7 триггер 18 устанавливаетс  в единичное состо ние (исходное состо  ние - нулевое), тем самым обеспечиваетс  прохождение сигналов генератора 14 через элемент И16 ка счетный вход счетчика 22 (исходное состо ние нулевое) и блокируетс  проходжение сигналов генератора 14 через элемент И15 на счетный вход счетчика 2 и на второй управл ющий вход Сдвиг анализатора 13 кодов.The leading edge of the signal from the output of the one-shot 7 trigger 18 is set to one (the initial state is zero), thereby allowing the signals of the generator 14 to pass through the element I16 to the counting input of the counter 22 (the initial state is zero) and blocking the passage of the signals of the generator 14 through element I15 on the counting input of counter 2 and on the second control input Shift of the analyzer 13 codes.

Кроме того, сигнал (сигнал окончани  теста Марш) с выхода одновибратора 7, поступа  на первый управл ющий вход Стоп анализатора 13 кодов (действующий задний фронт), заканчивает измерительный период (окно), в течение которого производитс  ввод данных в сигнатурный анализатор .In addition, the signal (Marsh test termination signal) from the output of the one-shot 7, fed to the first control input Stop analyzer 13 codes (active falling edge), ends the measurement period (window) during which data is entered into the signature analyzer.

В момент окончани  первого теста Марш (п + К + 3)-й разр д счетчика 2 уста- навливаетс  в состо ние 1, а остальные старшие разр ды (п + К + 1 + 3,,.., п + К + m + 2) остаютс  в состо нии О. При такой кодовой комбинации на адресных входах (Ai,...,Am) ПЗУ 6 ( в режиме контрол  времени регенерации адресный вход Атн посто нно находитс  в состо нии О) на его выходах устанавливаетс  двоична  кодова  комбинаци , значение которой зависит от предварительного выбора рабочей частоты генератора 14, чем выше частота генератора , тем сто оно больше.At the moment of termination of the first Marsh test (n + K + 3), the second discharge of counter 2 is set to state 1, and the remaining higher bits (n + K + 1 + 3, .., n + K + m + 2) remain in the state O. With such a code combination, the address inputs (Ai, ..., Am) of the ROM 6 (in the control mode of the regeneration time, the address input Atn is constantly in the state O) the binary code is set to its outputs a combination, the value of which depends on the preliminary selection of the operating frequency of the generator 14, the higher the frequency of the generator, the greater it is.

Сигналы генератора 14, поступа  на счетчик 22, обеспечивают работу последнего в режиме непрерывного пересчета с нул  до числа, двоичный код которого установлен на выходах ПЗУ 6 (врем  этого пересчета и  вл етс  длительностью задержки t;y,The signals of the generator 14, arriving at the counter 22, provide the latter with continuous recalculation from zero to a number whose binary code is set on the outputs of ROM 6 (the time of this conversion is the delay time t; y,

Состо ние 1 на управл ющем входе схемы 19 сравнени  обеспечивает сравнение кода на выходах ПЗУ 6 с кодом н  выходах счетчика 22. В момент их совпадени  (конец паузы между циклами контрол ) на выходе схемы 19 сравнени  по вп егс  сш- нэл с активным единичным уровнем, который поступает на управл ющий вход Старт анализатора 13 кодов (действующий передний фронт) и, устанавлива  сигнатурный анализатор в исходное (как правило нулевое, подготавливает его к очередному измерительному периоду (повторное тестирование тестом Марш).State 1 at the control input of the comparison circuit 19 provides a comparison of the code at the outputs of the ROM 6 with the code n of the outputs of the counter 22. At the time of their coincidence (the end of the pause between control cycles), the output of the comparison circuit 19 is associated with an active unit level which enters the control input of the Start of the analyzer of 13 codes (active leading edge) and sets the signature analyzer to the initial one (usually zero, prepares it for the next measurement period (repeated test by the Marsh test).

Сигнал с выхода 19 срззнени , поступа  на вход установки в но/ть смотчика 22, устанавлизает его в негодна, ;.yie;oe состо ние. Услано пкз триггера 1 ь нулрэие состо ние (по счетному ососпечива- етс  задним фронтом порог- :i .. уровн  J в уровень 1 инвер;и;: ср,ш,:..чс п пмвррто- рс 23 сигнала с выхо/;.. оеми 19 сравнени , i риггер 18 при этом &;- .фу.гт то- ;уп .гкие сигналов генератора 1 ; через элемент И16 и разрешает поступление последних через элемент И15.The signal from the output of 19 srzneniya, entering the installation of the installer in the but / t of the 22, sets it in an unusable,; .yie; oe state. The triggered pkz of the trigger is the 1 nd nulray state (the counting edge is guarded by the trailing edge of the threshold-: i .. level J to level 1 inver; i ;: sr, w, ... hp n pmvrtor- rs 23 signals from output /; .. oemi 19 comparisons, i rigger 18 while &; - .fu.rgto-; upkig signals of generator 1; through the element I16 and allows the flow of the latter through the element I15.

Повторна  проверка ксмтроли;;-урмой БИС ОЗУ тестем Марш огущестил лтс  указанным образом.Recheck ksmtroli ;; - urma BIS RAM test Marsh oguschistil lts in this way.

Заметим, что в момент окончани  повторной проверки тестом Марш на (п н К + 3)-ем разр де счетчика 2 имеет место перепад с уровн  1 в уровень О, по которому одновибратор 25 формирует импульс с активным нулевым уровнем (уровень О на управл ющем входе мультиплексора 8 в этом режиме обеспечивает переключение (п + К + 3)-го разр да счетчика 2). Поступление этого сигнала на вход элемента И-НЕ 26 обуславливает по вление на выходе последнего перепада с уровн  О в уровень 1, по которому триггер 20 устанавливаетс  в нулевое состо ние (исходное-единичное со- сто нуе) ввиду наличи  на его информационном входе уровн  О.Note that at the end of the retest by the March test at (pn K + 3), the second discharge of counter 2, there is a drop from level 1 to level O, according to which the single vibrator 25 generates a pulse with an active zero level (level O on the control the input of the multiplexer 8 in this mode provides switching (n + K + 3) -th bit of the counter 2). The arrival of this signal at the input of the NANDI element 26 causes the appearance at the output of the last differential from the level O to level 1, according to which the trigger 20 is set to the zero state (initial-unit state) due to the presence at its information input O .

Сигнал О с единичного выхода триггера 20 (сигнал Конец работы) блокируетThe signal O from the single output of the trigger 20 (signal End of work) blocks

дальнейшее прохождение сигналов генератора 14 через элементы И15 и 16. Кроме того, по вление уровн  О на адресном входе Ат-2 ПЗУ 6 (на входе AI - уровень О на входе Л2 1, а на остальных входах уровни О обеспечивает по вление на выходах последнего кода, соответствующего величине задержки между тестами в удобном дл  индикации виде.further passage of the generator signals 14 through elements I15 and 16. In addition, the occurrence of level O at address input At-2 of ROM 6 (input AI is level O at input L2 1, and at the other inputs level O provides the appearance at outputs of the last a code corresponding to the amount of delay between tests in a form convenient for indication.

По сигналу О с выхода триггера 20 на управл ющем входе блока 21 индикации индицируетс  код истинной сигнатуры, поступающий з последний с вых.одоп анализатора 13 кодов, и величина временного интервала между тестами (с выходоо ПЗУ 6).The signal O from the output of the trigger 20 at the control input of the display unit 21 indicates the true signature code that arrives at the last 13 output codes from the analyzer's output and the time interval between tests (from the output ROM 6).

Отметим, что если по окончанию первого тестэ Марш в схеме 17 сравнени  обнаружено несовпадение истиной и эталонной сигнатуры (неисправна пам ть и дальней- ший ее контроль по времени регенерации не имеет смысла), то на выходе последней по вл етс  сигнал (активный нулевой уровень ), который также обеспечивает переброс триггера 20 в нулевое состо ние(конец работы после первого прохода теста Марш). При этом на выходах ПЗУ 6 имеет место код, соответствующий значению интервала времени (паузы) равному нулю (на адресном входе At - уровень 1, а на всех остальных адресных входах ПЗУ 6 - уровень О,Note that if at the end of the first test march, a mismatch between the truth and the reference signature was detected in the comparison circuit 17 (the memory is faulty and its further control over the regeneration time does not make sense), then the signal appears at the output of the latter (active zero level) , which also provides flip trigger 20 to the zero state (end of work after the first pass of the Marsh test). In this case, at the outputs of ROM 6, there is a code corresponding to the value of the time interval (pause) equal to zero (at address input At is level 1, and at all other address inputs of ROM 6, at level O,

В режиме определени  предельного времени хранени  информации устройство работает аналогично, однако по окончании повторной проверки тестом Марш контролируемой пам ти в случае необнаружени  в ней ошибок (т.е. при отсутствии несовпадени  истинной и эталонной сигнатур в схемеIn the mode of determining the limiting storage time, the device operates in the same way, but after the re-check is completed by the Marsh march of the monitored memory in the event that no errors are found in it (i.e., there is no discrepancy between the true and reference signatures in the

17 сравнени ) процесс контрол  не закэнчи- ваетс . Так как в этом режиме ввиду присутстви  уровн  1 на входе 12 устройства через мультиплексор 8 коммутируетс  (п 3- К + гп + 2)-й разр д счетчика 2. Разр д (п + К т 3)-й счетчика 2 (после повторного теста Марш) будет находитс  в состо нии О, разр д п + (К + 1) + 3 установитс  в состо ние 1, а остальные разр ды гн-(К - 2)+ 3,..., п + (К + т) + 2 по-прежнему - в состо нии О.17 comparisons) the monitoring process does not finish. Since in this mode, due to the presence of level 1 at the input 12 of the device, multiplexer 8 is switched (n 3-K + gp + 2) th counter discharge 2. Discharge (n + K t 3) -th counter 2 (after repeated of the Marsh test) will be in the state O, the bit n + (K + 1) + 3 will be set to state 1, and the remaining bits gn- (K - 2) + 3, ..., n + (K + t) + 2 still - in the state of O.

При этой комбинации на адресных входах Ai,,.,, Am ПЗУ G (с учетом того, что на входах Ат+1 и Ат+2 имеют место уровни 1) на выходах ПЗУ по витс  двоичнап кодова  комбинаци , соответствующа  большему времени задержки.With this combination, the address inputs Ai ,,., Am Am ROM G (taking into account the fact that the inputs At + 1 and At + 2 have levels 1) at the outputs of the ROM by binary number code combination corresponding to a longer delay time.

Счетчик 22 аналогичным образом за- лолн етс  от нум  до равенства с новой кодовой комбинацией на выходах ПЗУ 6. По сигналу с выхода схемы сравнени  19 (вCounter 22 is similarly filled from zero to equality with a new code combination at the outputs of ROM 6. According to the signal from the output of the comparison circuit 19 (in

момент совпадени  комбинаций на выходах счетчика 22 и ПЗУ 6) начинаетс  очередной цикл проверки БИС ОЗУ тестом Марш и, если в результате контрол  ошибок в контролируемой БИС ОЗУ вновь не обнаружитс , то подобна  процедура повтор етс  с последовательным наращиванием временного интервала между очередными циклами проверки, вплоть до обнаружени  ошибки в контролируемой БИС ОЗУ 1, что и определ ет врем  предельного хранени  информации в динамических БИС ОЗУ,the instant of coincidence of the combinations at the outputs of counter 22 and ROM 6) the next test cycle of the LSI RAM by the Marsh test begins and, if as a result of error control in the controlled LSI RAM is not detected again, this procedure is repeated with successive increases in the time interval between the next test cycles until an error is detected in the monitored LSI RAM 1, which determines the time limit for storing information in the dynamic LSI RAM,

Количество нарастающих временных интервалов между циклами проверки - N 2т - 1, где m - число адресных входов ПЗУ 6, соответственно соединенных с (п + К + 3,..., п + (К + т) + 2) - разр дами счетчика 2 (m зависит от требуемой точности определени  времени хранени  информации).The number of increasing time intervals between test cycles is N 2т - 1, where m is the number of address inputs of ROM 6, respectively connected to (n + K + 3, ..., n + (K + t) + 2) - counter bits 2 (m depends on the required accuracy of determining the storage time of information).

Если же (при определенном выборе т) ошибок в БИС ОЗУ не обнаружитс , то устройство останавливает дальнейший контроль в момент перепада с уровн  1 в уровень О (п + К + m + 2)-го разр да счетчика 2 аналогично.If (with a certain choice of m) errors in the LSI RAM is not detected, then the device stops further monitoring at the moment of the drop from level 1 to level O (n + K + m + 2) -th bit of counter 2 similarly.

Claims (1)

Формула изобретени Invention Formula Устройство дл  контрол  оперативной пам ти, содержащее генератор импульсов, первый счетчик, дешифратор, первый мультиплексор , коммутатор, анализатор кодов, первый, второй и третий триггеры, элемент задержки, первый, второй и третий элементы И, выходы первого мультиплексора  вл ютс  адресными выходами устройства, информационные входы первой и второй групп которого соединены соответственно с выходами первой и второй групп первого счетчика, управл ющий вход первого мультиплексора соединен с пр мым выходом первого триггера вход установки в 1 которого соединен с выходом элемента задержки , дешифратора соединены с первым и вторым выхопами первого счетчика перьый выход дешифратора - с первым входом первого элемента И и с входом элемента задержки, второй выход дешифратора - с входом синхронизации первого триггера и с вторым входом - первого элемента И, выход которого  вл етс  выходом выборки строки устройства, второй выход дешифратора - выходом выборки столбца устройства, третий выход первого счетчика - выходом записи чтени  устройства, выходы третьей группы первого счетчика -- информационными , выходами устройства, входы анализатора кодой - информационными входами устройств-., второй управл ющийAn operative memory control device comprising a pulse generator, a first counter, a decoder, a first multiplexer, a switch, a code analyzer, first, second and third triggers, a delay element, first, second and third And elements, the outputs of the first multiplexer are device address outputs , the information inputs of the first and second groups of which are connected respectively to the outputs of the first and second groups of the first counter, the control input of the first multiplexer is connected to the direct output of the first trigger input set and in 1 which is connected to the output of the delay element, the decoder is connected to the first and second outputs of the first counter, the first output of the decoder - to the first input of the first element And and to the input of the delay element, the second output of the decoder - to the synchronization input of the first trigger and the second input - first the AND element whose output is the device row sample output, the second decoder output is the device column sample output, the third output of the first counter is the device read write output, the outputs of the third group of the first counter ik - informational, device outputs, analyzer inputs by code - informational inputs of devices-, the second controlling зход анализатора кодов соединен с выходом второго элемента И и с входом синхро- низации первого счетчика, выход генератора импульсов - с перпыми входами второго и третьего элементов И, второй вход второго элемента И - с инверсным выходом второго триггера, отличающеес  тем, что, с целью повышени  быстродействи  устройства , в него введены второй счетчик, перва  и втора  схема сравнени , второй мультиплексор, первый и второй одновиб- рэгоры, элемент И-Ht, регистр, инвертор и блок посто нной пам ти, адресные входы группы которого соединены с выходами четвертой группы первого счетчика, управл ю- щий вход второго мультиплексора - с адресным входом блока посто нной пам ти и  вл етс  входом задани  режима устройства , первый и второй информационные входы второго мультиплексора - с выходами младшего и старшего разр дов четвертой группы первого счетчика, выход старшего разр да третьей группы первого счетчика соединен с входом первого одновибрэтора, выход которого соединен с входом установ- ки в единичное состо ние второго триггера, с входом синхронизации первой схемы срапнени  и с первым управл ющим входом анализатора кодоп, выходы которого соединены с входами второй группы первой схе- The code analyzer's input is connected to the output of the second element I and to the synchronization input of the first counter, the output of the pulse generator to the first inputs of the second and third elements I, the second input of the second element I to the inverse output of the second trigger, characterized in that increase the speed of the device, the second counter, the first and second comparison circuit, the second multiplexer, the first and second single-vibration, the I-Ht element, the register, the inverter and the block of permanent memory, the address inputs of a group of which are connected to the output the fourth group of the first counter, the control input of the second multiplexer — with the address input of the fixed memory unit and the input for setting the device mode; the first and second information inputs of the second multiplexer — with the outputs of the low and high bits of the fourth group of the first counter, the output of the high bit of the third group of the first counter is connected to the input of the first one-vibrator, the output of which is connected to the installation input to the unit state of the second trigger, to the synchronization input of the first framing circuit and from The first control input of the codeop analyzer, the outputs of which are connected to the inputs of the second group of the first circuit мы сравнени  и  вл ютс  выходами индикации первой группы устройства, выходы блока посто нной пам ти соединены с входами первой группы второй схемы сравнени  и  вл ютс  выходами индикации второй группы устройства, входы второй группы второй схемы сравнени  соединены с выходами второго счетчика, вход синхронизации которого соединен с выходом третьего элемента И, второй вход которого соединен с пр мым выходом второго триггера и с входом синхронизации второй схемы сравнени , выход которой соединен с входом установки в О второго счетчика, с третьим управл ющим входом анализатора кодов и с входом инвертора , выход которого соединен с входом синхронизации второго триггера, выход второго мультиплексора соединен с входом второго одновибратора, выход которого соединен с первым входом элемента И-НЕ, второй вход которого соединен с выходом первой схемы сравнени , выход элемента И-НЕ соединен с выходом синхронизации третьего триггера, единичный выход которого соединен с третьими входами второго и третьего элементов И, с адресным входом старшего разр да блока посто нной пам ти и  вл етс  выходом синхронизации результата контрол , выходы регистра соединены с входами первой группы сравнени .we are the comparison and are the outputs of the display of the first group of devices, the outputs of the block of permanent memory are connected to the inputs of the first group of the second comparison circuit and are the outputs of the display of the second group of the device, the inputs of the second group of the second comparison circuit are connected to the outputs of the second counter, the synchronization input of which is connected with the output of the third element And, the second input of which is connected to the direct output of the second trigger and to the synchronization input of the second comparison circuit, the output of which is connected to the installation input to the O of the second counter a, with the third control input of the code analyzer and with the input of the inverter, the output of which is connected to the synchronization input of the second trigger, the output of the second multiplexer is connected to the input of the second one-oscillator, the output of which is connected to the first input of the NAND element, the second input is connected to the output of the first comparison circuit, the output element AND-NOT connected to the synchronization output of the third trigger, a single output of which is connected to the third inputs of the second and third elements AND, with the address input of the high bit of the constant memory block Since it is the output of the synchronization of the control result, the register outputs are connected to the inputs of the first comparison group.