<p>Изобретение относится к вычислительной технике и может быть применено при разработке арифметических устройств с контролем по четности.</p>
<p>Известен сумматор с параллельным 5 переносом, содержащий в каждом разряде узел генерации и транзита переноса, узел поразрядной суммы' и блок параллельного переноса £ΐ]. <sub>Λ</sub></p>
<p>Недостаток известного сумматора его ниэкац функциональная надежность при контроле по четности, так как неисправность узла генерации и транзита переноса или блока параллельного переноса приводит к необнаруживаемому15 классу ошибок в работе сумматора.</p>
<p>Известен сумматор с параллельным переносом, содержащий в каждом разряде блок<sub>г</sub>параллельного переноса, узел суммы, два элемента сложения по моду-20 лю два и элемент И [2].</p>
<p>Недостаток этого сумматора - большой объем контрольного оборудования (в каждый разряд сумматора дополни<sup>-</sup> _ тельно введены два элемента сложения 25 по модулю два и элемент И).</p>
<p>Известен сумматор [з"), в котором</p>
<p>метод функциональной зависимости суммы от переноса в применении к сумматорам с параллельным переносом не 30</p>
<p>позволяет обнаруживать все ошибки, вызываемые одиночной неисправностью сумматора, именно: ошибка в образовании Сц переноса, вызванная неисправностью блока параллельного переноса η-го разряда, не будет обнаружена контролем по. четности, если полусумма (п+1)-го разряда равна единице.</p>
<p>Наиболее близким по технической сущности к предлагаемому изобретению является сумматор с параллельным переносом, содержащий в каждом разряде узел генерации и транзиста переноса, блок параллельного переноса, в разрядах с нечетными номерами узел суммы с функциональной зависимостью от переноса, причем вход узла генерации и транзиста переноса соединен с шиной значения разрядных слагаемых, а его выход соединен с первым входом блока параллельного переноса данного разряда, второй вход которого соединен с шиной значений функций генерации и транз'ита переноса преды-: дущих разрядов^ сумматора, а его выход соединен с шиной предсказания четности результата, первый, второй и третий входы узла суммы с функциональной зависимостью от переноса соединены соответственно с шиной зна·760095</p>
<p>чения разрядных слагаемых,,с выходами узла генерации и транзита переноса и блока параллельного переноса данного разряда (4]·</p>
<p>> Недостатком известного сумматора Является Относительно низкая функци- ,</p>
<p>опальная надежность при организации <sup>3</sup></p>
<p>его контроля по четности, так как неисправность блока параллельного переноса в некоторых случаях может привести к необнаруживаемому классу ошибок в работе сумматора.</p>
<p>Цель изобретения - повышение функциональной' надежности сумматора (вероятности получения достоверности результата на выходе сумматора) за счет обнаружения всех ошибок, вызываемых 15 одиночной неисправностью сумматора.</p>
<p>Поставленная цель достигается тем, что в контролируемый сумматор с параллельным переносом, содержащий в каждом разряде узел генерации и тран- ^0 зита переноса, блок формирования параллельного переноса в разрядах с нечетными номерами, узел суммы с функциональной зависимостью от переноса, причем входы значений разрядных елагаемых сумматора соединены со входами узла генераций и транзита переноса·.,</p>
<p>и с первым входом соответствующего узла суммы с функциональной зайивйсимостью от переноса, выход узла ге йерации и транзита переноса соединен со. вторым входом соответствующего узла суммы с функциональной зависимостью ог переноса и с первым входом соответствующего блока формирования парал- 35</p>
<p>лельного переноса,второй вход которо</p>
<p>го соединен с входом значений функции генераций и транзита переноса, предыдущих'разрядов сумматора, пер- / вый выход блока формирования парал-.’ лельного переноса соединен с третьим до входом соответствующего узла суммы с ,. .. функциональной зависимостью от переноса и является соответствующим выходом сумматора, введен узел формирования поразрядной суммы, а блок формирйвания параллельного переноса в каждом нечетном разряде содержит узел выработки параллельного переноса из предыдущего разряда и узел выработки сквозного переноса из данного разряда, причем выходы значений функций ^0 генерации и транзита переноса предыдущих разрядов соединены со входом узла выработки параллельного переноса из предыдущего разряда, выход которого соединен с первым входом узла 55</p>
<p>сквозного переноса из данного разряда и с четвертым входом узла суммы с функциональной зависимостью от переноса второй вход узла выработки сквозного переноса из данного разряда ссдинен с выходом соответствующего блока генерации и транзита переноса, выход узла выработки сквозного переноса из данного разряда является первым выходом блока формирования параллельного переноса, первый выход блока формирования параллельного переноса соединен с первым входом узла формирования поразрядной суммы последующего разряда, второй вход которого соединен с выходом соответствующего блока генерации и транзита переноса.</p>
<p>На чертеже приведена функциональная схема контролируемого сумматора с параллельным переносом (показаны η-й и (п+1)-й разряды, причем предполагается, что η-й разряд нечетный). </p>
<p>Сумматор содержит в каждом разряде узел ί генерации и транзита, блок 2 формирования параллельного переноса, в разрядах с нечетными номерами узел 3 суммы с функциональной зависимостью от переноса, в разрядах с четными номерами узел 4 формирования поразрядной суммы, в разрядах с нечетными номерами блок 2 состоит из узла 5 выработки параллельного переноса из предыдущего разряда и узла 6 выработки сквозного переноса из Данного разряда, вход узла 5 соединен со входом 7 значения функций генерации и транзита переноса предыдущих разрядов сумматора, а его выход соединен с первым входом узла ё выработки Сквозного переноса · из даннЬГо разряда, второй вход которого соединен с выходом узла 1 генерации и транзита переноса данного разряда, входы узла 4 формирования поразрядной суммы в четных разрядах сумматора соединены с выходом узла 1 генерации и транзита переноса данного разряда и с выходом блока 2 формирования параллельного переноса из предыдущего разряда, входы узла 3 суммы с функциональной э ависимостью от дереноса соединены со входом 8 значения разрядных слагаемых, с выходом узла 1 генерации и транзита переноса данного разряда, а также с выходами 'блока 2 данного разряда, выход блока 2 каждого разряда сумматора соединен с выходом 9 предсказания четности результата, вход узла 1 генерации и<sub>х</sub>транзита переноса соединен со входом 8 значения разрядных слагаемых.</p>
<p>В сумматоре предполагается, что все узлы и блоки комбинационного типа функционируют в соответствии со следующими логическими выражениями</p>
<p>а) чётный (п+1)-й разряд</p>
<p>узел 1 * С<sub>п+1</sub> “ Ь<sub>т1</sub>; = э<sub>Ки</sub>>Ь<sub>ъ</sub>.,</p>
<p>блок 2 —» С<sub>п+1</sub> = <sup>+τ<sub></sup>Μ</sub>;<sup>Τ</sup>η' <sup>с<sub></sup>п</sub>+,”·</p>
<p>+1(,+, · . . · т<sub>г</sub> С,</p>
<p>узел <sub>4</sub> -> 5^= С<sub>н</sub>^<sup>Т</sup>пм*С<sub>п</sub> ;</p>
<p>б) нечетный η-й разряд</p>
<p>узел 1 узел 3</p>
<p>узел 5</p>
<p>узел 6</p>
<p>« ·· » <sup>+</sup>ν <sup>С</sup>п ^п-»<sup>+</sup> V + ρτ/ν</p>
<p>I</p>
<p>5</p>
<p>760095</p>
<p>6</p>
<p>где а„, Ь<sub>и</sub> - разрядные слагаемые;</p>
<p>0<sub>п</sub>, Т<sub>п</sub> - функции соответственно</p>
<p>генерации и транзита переноса η-го разряда сумматора;</p>
<p>0^, ς, - переносы соответственно из η-го и (п-1)-го раз* рядов сумматора;</p>
<p>- сумма с функциональной зависимостью от переноса для η-го разряда . сумматора.</p>
<p>"Тсумматор работает следующим образом.</p>
<p>Пусть неисправен в η-ом разряде сумматора узел 3 суммы с функциональной зависимостью от переноса или в (п+1)-ом разряде сумматора узел 4 поразрядной суммы. Но тогда эта неисправность приведет к возникновению одиночной ошибки соответственно либо в разрядной сумме 5„, либо в разрядной сумме 5^,, что всегда обнаруживается по четности.</p>
<p>Пусть неисправен блок 2 параллельного переноса η-го разряда сумматора. В свою очередь неисправность этого блока может быть вызвана неисправностью узла 5 или 6. Если неисправен узел 5, то он вызывает либо только одиночную ошибку в разрядной сумме 5^ (когда Н„ = 0), либо тройную ошибку в разрядных функциях 5^ , С<sub>(1</sub> ,</p>
<p>5^ (когда Η<sub>υ</sub>' = 1) , а это означает, что он полностью контролируется по четности. Если же неисправен узел 6, то он всегда вызовет тройную ошибку в разрядных функциях , 5<sub>ПИ</sub> и С„., что также обнаруживается по четности. ></p>
<p>Таким образом, блок 2 формирования параллельного переноса в нечетных разрядах сумматора полностью охвачен контролем по четности.</p>
<p>Пусть неисправен блок 2 формирования параллельно переноса η+1-го разряда сумматора. Но так как эта неисправность приводит к возникновению ошибки только в разрядном переносе</p>
<p>, то он также полностью контролируется по четности.</p>
<p>Аналогично можно показать, что узел 1 генерации и транзита переноса как четного так и нечетного разрядов сумматора, при условии использования для формирования разрядных сумм вкыеприведенных логических выражений, полностью контролируется по четности. Например, пусть неисправен узел 1 генерации и транзита переноса (п+ +1)-го разряда сумматора. Тогда эта неисправность вызовет либо одиночную ошибку в 5<sub>Пъ</sub> сумме через узел 4 (п+ +1)-го разряда сумматора, либо тройную ошибку в разрядных функциях 5^,^,</p>
<p>С<sub>п+</sub>,, З^через узел 4 (п + 1)-го разряда сумматора, блок 2 (п+1)-го разряда сумматора и узлы 5 и 3 (п+2)-го</p>
<p>разряда сумматора, либо другую нечетную групповую ошибку, которая всегда будет обнаружена'по четности.</p>
<p>Таким образом, в сумматоре обнаруживаются контролем по четности все ошибки, вызываемые одиночной неисправностью. Кроме того, в сравнении с известным сумматором он имеет меньший объем оборудования, в основном за счет использования в четных разрядах: (зуъелатора узлов порязрядных сумм (узел поразрядной суммы требует для своей реализации 16 единиц оборудования в смысле цены Квайна, в то время как узел суммы с функциональной зависимостью от переноса требует 21 единицы оборудования). Представленные в нечетных разрядах сумматора блока 2 параллельного переноса в виде двух узлов 5 и 6 также приводит к некоторому уменьшению оборудования, в смысле цены Квайна, в сравнении с известным вариантом.</p>
<p>Контролируемый сумматор с параллеьным переносом имеет более высокую функциональную надежность из-за обнаружения всех ошибок вызываемых одиночной неисправностью сумматора и, кроме того, его реализация требует меньшего количества оборудования, что также повышает надежность и снижает стоимость.</p><p> The invention relates to computing and can be applied in the development of parity arithmetic devices. </ p>
<p> The adder with parallel 5 transfer is known, containing in each digit a transfer generation and transit node, a bit-sum node 'and a parallel transfer block £ ΐ]. <sub> Λ </ sub> </ p>
<p> A disadvantage of the known adder is its reliance on functional reliability under parity control, since a malfunction of the generation and transit unit or parallel transfer unit leads to an undetectable 15 class of errors in the operation of the adder. </ p>
<p> A parallel carry adder is known, containing in each digit a block of <sub> r </ sub> parallel carry, a sum node, two addition elements mod-20 li two and an AND element [2]. </ p>
<p> The disadvantage of this adder is a large amount of control equipment (in each category of the adder, there are two <addition> - </ sup> _ additionally two addition elements 25 modulo two and one AND). </ p>
<p> The adder is known [c "), in which </ p>
<p> The method of functional dependence of the sum on the transfer as applied to parallel accumulators is not 30 </ p>
<p> allows you to detect all the errors caused by a single failure of the adder, namely: an error in the formation of the sc transfer caused by a malfunction of the block of parallel transfer of the η-th digit, will not be detected by control on. parity, if the half-sum of the (n + 1) -th digit is one. </ p>
<p> The closest to the technical essence of the present invention is a parallel transfer adder, containing in each discharge a generation node and a transfer transist, a parallel transfer unit, in odd-numbered digits a sum node with a functional dependence on the transfer, and the input of the generation and transist node transfer is connected to the bus of the values of the discharge terms, and its output is connected to the first input of the block of parallel transfer of the discharge, the second input of which is connected to the bus of the values of generation functions and trans'ita transfer of previous-: discharges ^ adder, and its output is connected to the prediction bus of the evenness of the result, the first, second and third inputs of the sum node with the functional dependence on the transfer are connected respectively to the bus sign · 760095 </ p>
<p> of the discharge terms, with the outputs of the generation and transit transit node and the parallel transfer block of this discharge (4] · </ p>
<p> > The disadvantage of the known adder is relatively low function-, </ p>
<p> disgraced reliability in organizing <sup> 3 </ sup> </ p>
<p> its parity check, since a parallel transfer unit malfunction in some cases can lead to an undetectable class of errors in the operation of the adder. </ p>
<p> The purpose of the invention is to increase the functional reliability of the adder (the probability of obtaining the reliability of the result at the output of the adder) by detecting all the errors caused by a single disrepair of the adder. </ p>
<p> This goal is achieved by the fact that in a controlled adder with a parallel transfer, containing in each discharge unit of generation and transit, a transfer unit, block of formation of parallel transfer in bits with odd numbers, a sum node with a functional dependence on the transfer, and the inputs the values of the bit adder connected to the inputs of the node generations and transit transit ·., </ p>
<p> and with the first input of the corresponding sum node with the functional carrying amount from the transfer, the output of the node for the generation and transfer transit is connected to. the second input of the corresponding sum node with the functional dependence of the transfer image and the first input of the corresponding paral- forming block 35 </ p>
<p> transfer, the second input of which </ p>
<p> is connected to the input of the values of the generation and transfer transit function, previous' digits of the adder, the first / second output of the paralleling transfer generation unit is connected to the third one up to the input of the corresponding sum node c,. .. a functional dependence on the transfer and is the corresponding output of the adder, a bit-sum summing unit is entered, and the parallel transfer forming unit in each odd digit contains a parallel transfer generation node from the previous discharge and a transfer-through generation node from this discharge, and outputs of function values ^ 0 generation and transit of the transfer of the previous bits connected to the input of the node generating a parallel transfer from the previous discharge, the output of which is connected to the first input of the node 55 </ p>
<p> end-to-end transfer from a given discharge and with a fourth input of a sum node with a functional dependence on transfer a second input of a through transfer transfer node from a given discharge is connected to the output of a corresponding transfer generation and transit unit; the output of a through transfer generation node from this discharge is the first output of a block forming a parallel transfer, the first output of the parallel transfer generating unit is connected to the first input of the bitwise sum generation unit of the subsequent discharge, the second input of which connected to the output of the corresponding block of generation and transit of transfer. </ p>
<p> The drawing shows a functional diagram of a monitored parallel-transfer adder (the ηth and (n + 1) -th) bits are shown, and the ηth bit is assumed to be odd. </ p>
<p> The adder contains a generation and transit node in each digit, a parallel transfer unit 2, an odd-numbered discharge in digits, an amount 3 with functional dependence on transfer, an even-digit digits in an even-digit discharge, a bitwise sum in digits, and an odd-numbered discharge in bits unit 2 consists of a parallel transfer generation unit 5 from the previous discharge and a through transfer generation node 6 from this discharge, the input of the node 5 is connected to the input 7 of the value of the generation and transit functions of the previous discharge accumulator and its output is connected to the first input of the node of the pass-through generation · from this discharge, the second input of which is connected to the output of the generation and transfer transit node of this discharge, the inputs of the bit-sum sum 4 in the even digits of the adder and transit of the transfer of this discharge and with the output of the block 2 of the formation of parallel transfer from the previous discharge, the inputs of the node 3 of the sum with the functional dependence on the derenos are connected to the input 8 of the discharge discharge Generation and transit of the transfer of this discharge, as well as with the outputs of block 2 of this discharge, the output of block 2 of each discharge of the adder is connected to the output 9 of the prediction of the evenness of the result, the input of the generation node 1 and <sub> x </ sub> of the transfer transit are connected to input 8 the values of the bit terms. </ p>
<p> The adder assumes that all nodes and blocks of the combination type function in accordance with the following logical expressions </ p>
<p> a) Even (n + 1) -th digit </ p>
<p> node 1 * С <sub> p + 1 </ sub> “b <sub> p1 </ sub>; = uh <sub> Ci </ sub> > b <sub> ъ </ sub>., </ p>
<p> block 2 - "C <sub> n + 1 </ sub> = <sup> + τ <sub> </ sup> Μ </ sub>; <sup> Τ </ sup> η '<sup> with <sub> </ sup> n </ sub> +, ”· </ p>
<p> +1 (, +, ·.. · t <sub> g </ sub> C, </ p>
<p> <sub> 4 </ sub> - > 5 ^ = C <sub> n </ sub> ^ <sup> T </ sup> pm * C <sub> n </ sub>; </ p>
<p> b) Odd ηth digit </ p>
<p> node 1 node 3 </ p>
<p> node 5 </ p>
<p> node 6 </ p>
<p> "··" <sup> + </ sup> ν <sup> C </ sup> n ^ n - "<sup> + </ sup> V + ρτ / ν </ p>
<p> I </ p>
<p> 5 </ p>
<p> 760095 </ p>
<p> 6 </ p>
<p> where a „, b <sub> and </ sub> are the bit terms; </ p>
<p> 0 <sub> p </ sub>, T <sub> p </ sub> - functions respectively </ p>
<p> generation and transit of transfer of the ηth digit of the adder; </ p>
<p> 0 ^, ς, are the transfers from the ηth and (n-1) -th times * of the series of the adder, respectively; </ p>
<p> is the sum with the functional transfer dependence for the ηth digit. adder. </ p>
<p> " The totalizer works as follows. </ p>
<p> Let the node 3 sum with the functional dependence on the transfer or in the (n + 1) -th digit of the adder node 4 one-bit sum be faulty in the ηth digit of the adder. But then this malfunction will lead to the occurrence of a single error, respectively, either in the bit sum 5 "or in the bit sum 5 ^, which is always detected by parity. </ P>
<p> Let unit 2 parallel transfer of the ηth digit of the adder be defective. In turn, the malfunction of this block can be caused by a malfunction of node 5 or 6. If node 5 is malfunctioning, it causes either a single error in the bit amount 5 ^ (when H = 0), or a triple error in the bit functions 5 ^, C <sub> (1 </ sub>, </ p>
<p> 5 ^ (when Η <sub> υ </ sub> '= 1), which means that it is completely parity controlled. If node 6 is faulty, it will always cause a triple error in the bit functions, 5 <sub> PI </ sub> and C „., Which is also detected by parity. > </ p>
<p> Thus, block 2 of the formation of parallel transfer in odd digits of the adder is fully covered by parity. </ p>
<p> Let the block 2 of formation parallel to the transfer of the η + 1-th digit of the adder be defective. But since this malfunction leads to an error only in the bit transfer </ p>
<p> then it is also fully parity controlled. </ p>
<p> Similarly, it can be shown that node 1 of generation and transit of transfer of both even and odd digits of the adder, subject to the use of specified logical expressions for the formation of bit amounts, is completely controlled by parity. For example, let node 1 of generation and transit of transfer (n + +1) -th digit of adder be faulty. Then this fault will cause either a single error in the 5 <sub> Пъ </ sub> sum through node 4 (n + +1) -th digit of the adder, or a triple error in the bit functions 5 ^, ^, </ p>
<p> C <sub> p + </ sub> ,, W ^ through node 4 (n + 1) -th digit of the adder, block 2 (n + 1) -th digit of the adder and nodes 5 and 3 (n + 2 ) th </ p>
<p> adder bit, or another odd group error, which will always be detected by parity. </ p>
<p> Thus, in the adder, parity checks are detected by all errors caused by a single fault. In addition, in comparison with the known adder, it has a smaller amount of equipment, mainly due to the use in even-numbered digits: (a janitor of nodes) with functional dependence on the transfer requires 21 pieces of equipment.) Presented in odd digits of the adder of the block 2 parallel transfer in the form of two nodes 5 and 6 also leads to some reduction in equipment, in the sense of Quine's price, Alignment with known variant. </ p>
<p> Controlled parallel transfer adder has higher functional reliability due to detection of all errors caused by a single adder fault and, moreover, its implementation requires less equipment, which also increases reliability and reduces cost. </ p>