Claims (3)
Изобретение относитс к вычислительно тех нике и может быть использовано при разработке арифметических устройств с контролем по четности. Известно контролируемое устройство дл сложени чисел, содержащее четыре регистра две группы элементов И, два узла поразр)щного сравнени и узел анализа нул 1. Недостатками известного устройства вл ютс низкое быстродействие, вызванное многотактностью его работы, а также невозможность контрол его входной информации. Известно также устройство дл сложени чисел, содержащее два регистра, сумматор, узел сложени по модулю два, блок коррекци четности второго операнда, узел сравнени ,элементы И и НЕ 2. Указанное устройство характеризуетс больщим временным циклом обработки операндов, вызванным последовательным прохождением во времени входных операндов и результата через один и тот же регистр, к выходу которого подключен узел сложени по модулю два. ; Это не позвол ет осуществл ть одновременный прием на входы устройства обоих операндов, а также : невозможное распараллеливание во времени записи результата в пам ть с приемом очередных операндов. Кроме тбго, в устройстве не обнаруживаютс групповые нечетные ошибки результата, вызываемые одиночной ненсправко( тью сумматора, блок коррекции четности второго операнда достаточно сложный и требует больщого объема оборудовани . Наиболее близким по технической сущности к предлагаемому вл етс устройство дл сложени чисел, содержащее регистр первого операнда, регистр второго операнда, сумматор, регистр результата, блок формировани четности первого операнда, блок формировани четности второго (шеранда, блок формировани четности переносов, блок предсказанн четности результата , блок формировани четности результата , три узла сравнени , причем выходы регистров первого и второго операндов соединены со входами сумматора, выход значени суммы которого соединен со входом регистра результата , входы первого узла сравнени соединены с выходом блока формировани четности перво: го операнда и с шиной значени четности первого операнда, входы второго узла сравнени соединены с выходом блока формировани четности второго операнда и с шиной значени четности второго операнда, выходы первого, . второго и третьего узлов сравнени соединены с шиной сигнализации сбо устройства, первый и второй входы блока предсказани четности результата соединены с шинами значений четностей первого и второго операндов, выходы регистра результата и блока предсказани результата вл ютс первым и вторым йыходами устройства 3. Основным недостатком известного устройства вл етс большой объем контрольного обо рудовани в случае использовани сумматора с параллельным переносом. Действительно, если используетс сумматор со сквозным лереносом, то дл обнаружени всех ошибок, вызываемых одиночнад неисправностью сумматора, достаточно в каждый разр д сумматора ввести, например , узел дублирующего переноса, в то врем как при использо бании сумматора с параллельным переносом необходимо дополниггельно в каждом четном разр де использовать узел сравнени . Если в устройстве дл сложени чисел используетс сумматор с функШюнальной зависимостью суммы от переноса, в котором п носы формируютс сквоэйым способом, то в устройстве обнаруживаютс все ошибки, вцзываемые одиночной неисправностью сумматора без допошительНого ааедени в cyntMaiop контрольного оборудовани . В случае же фс мкровани в сумма торе переносов параллельным способом дли о&шру жжи вобх ошибок, вызываемых одиночной не (НспраВноспю. сумматора, необходимо, например, в ка}1ощй {взр д сумматоре доро ните нр ввести два з емента с ожени по MOAyjoo даа и элемент И. Таким образом, швест ое устройство не позвошЕет оргшнвовать равноценный контрол ( в смысле затрат контрольного оборудовани ) мматсфов со сквюным н параллельным образованием пфе осов. Цель нзобре1 {к - с01фащение контрольно го оборудовани сумматора. Поставленна цель достигаетс тем, что в уа здйсхво дл сложени чисел с контролем, ccneienimcc регистр йервото onepioqia, регистр vtopoto оаерайол, сумматора, регистр результата блок форьофован четности первого операнда , блок формировани четности втсфого , onepanaa, блок фор шрованк четности переносов блок предсказани четности результата, блок фсфмиррванн четности результата , вторую п третью схемы сравнени , 1фнчем выходы pentcipOB первого н второго соединены со входами сумматора н со входами соответствующих блоков формировани четности первого и второго операндов, вькод значеНИЛ суммы которого соединен со входом регистра результата, входы первой схемы ср.авнени соединены с первым выходом блока формировани четности первого операнда и со входом значени четности первого операнда устройства, входы второй схемы сравнени соединены с первым выходом блока формировани четности второго операнда и со входом значени четности второго операнда усгройства, выходы первой, второй и третьей схем сравнени соединены с выходом сигнализации сбо устройства, первый и второй входы блока предсказани четности результата соединены со входами значений четностей первого и второго операндов устройства, выходы регистра результата и блока предсказани четности результата вл ютс первым и вторым выходами устройства, введены два сумматора по модулю два и четверта схема сравнени , причем первый и второй входы блока формировани четности переносов соединены соответственно с выходами значени переносов из четных и нечетных разр дов сумматора, первый выход блока формировани четности Переносов соединен с третьим входом блока предсказани четности результата и с первым входом первого сумматора пЬ модулю два, выход которого соединен с первым входом третьей схемы сравнени , второй Выход блока формйрбвани четности переносов соединен с четвертым входом блока предсказани четности результата и с первым входом второго сумматора по модулю два, выход которого соединен с первым входом четвертой схемы сравнени , вторые выходы блоков предсказани четности первого и второго операндов соединены соответственно со вторым н третьим входами первого сумматора по модулю два, третьи выходы блоков предсказани четности первого и второго операндов соединены соответственно со вторым и третьим входами второго сумматора по модулю два, первый и второй входы блока формировани четности результата соединены соответственно с выходами значений нечетных и четных разр дов регистра результата, первый и второй выходы блока формировани четности результата соединены соответственно со вторыми входами третьей н четвертой схемы сравнени , выход четвертой схеАШ сравнени соедш(ен с выходом fiT зации сбо устройства. Блок формировани четности операнда содержит три сумматора по модулю два, причемВходы первого и второго сумматоров по модулю два образуют соответственно входы значений иечетиых и четных разр дов операнда блока, выходы первого и второго сумматоров по модулю два соединеиы со входами третьего сумматора по модулю два, выход которого вл етс первым выходом блока,, выходы первого 588 и второго сумматоров по модулю два вл ютс соответственно вторым и третьим выходами блока Кроме того; блок формировани четности переносов содержит два сумматора по модулю два, входы и выходы которых вл ютс COOTветственно входами и выходами блока. На чертеже приведена структурна схема устройства дл сложени чисел с контролем. Устройство содержит регистры 1 и 2 первого и второго операндов соответственно, сумматор 3, регистр 4 результата, блок 5 формировани четности первого опершда, состо щий из трех сумматоров 6, 7 и S по модулю два, блок 9 формировани четности второго операнда состо щий из трех сумматоров 10, 11и12 по модулю два, блок 13 формировани четности переносов, состо щий из двух сумматоров 14 и 15, по модулю два, блок 16 формировани четности результата, состо щий из двух сумматоров 17 и 18 по модулю два, блок 19 предсказани четности результата, два сумматора 20 и 21 по модулю два и четьфе схемы 22-25 сравнени . При зтом выходы регистров 1 и 2 первого и Btoporo операндов соединены со вхо дами сумматора 3, выход значени суммы которого соединен со входом регистра 4 результата . В блоке 5 формировани четности первого операнда входы первого 6 и второго 7 сумматоров по модулю два соединены с выходами 26 и 27 значени нечетных и четных разр дов регистр Г грг:ого операнда соответствен но, а их выходы соединены со входами третьего сумматора 8 по модулю два, выход которого соединен с первым входом первой схемы 22 сравнени , второй вход которой соединен со входом 28 значени четности первого операнда . В блоке 9 формировани четности второго операнда входы первого 10 и второго 11 сумматоров по модулю два соединень с выходами 29 и 30 значени нечетных и четных разр дов регистра 2 второго операнда соответствен но, а их выходы соединенысо входами третье го сумматора 12 по модулю два, выход которо го соединен с первым входом второй схемы 23 сравнени , второй вход которой соединен со входом 31 значени четности второго операнда. Вход первого сумматора 14 по модулю два блока 13 формировани четности переносов оое ,Дивен с выходом 32 значени переносов из четных разр дов сумматора 3, а его выход соединен с первьпи входом блока 19 предсказани четности результата и с первым входом , Первого сумматора 20 по модулю два, второй и третий входы которого соединены с выходами первых сумматоров б и 10 сложени по модулю два.блоков 5 и 9 формировани четностей первого и второго операндов соответственно, а выход соединен с первым входом третьей схемы 24 сравнени , второй вход которой соединен с выходом первого сумматора 17 по модулю два блока 16 формировани четности результата, вход которого соединен с выходом 33 значени нечетных разр дов регистра 4 результата. Вход второго сумматора 15 по модулю два блока 13 формировани четности переносов соединен с выходом 34 значени переносов из нечетных разр дов сумматора 3, а его выход соединен со вторым входом блока 19 предсказани четности результата и с первым входом второго сумматора 21 по модулю два, второй и третий входы которого соединены с выходами вторых сумматоров 7 и 11 сложени по модулю два блоков 5 и 9 формировани четностей первого и второго операндов соответственно, выход соединен с первым входом «твертой схемы 25 ср иени , второй вход кот(й соединен с выходом второго сумматора 18 по модулю два блока 16 формировани четности результата, вход которого соединен с выходом 35 значе-, нн четных разр дов регистра 4 {жзультата. Кроме того, третий 4eTBepTbdi входы блока 19 предсказани четности результата. соеди вены со входами 28 и 31 значени ч гаостей первого и второго операндов соответственно, а его выход вл етс первым выходом 36устройства , выходом 37 которого вл етс выход регистра 4 результата, выходы каждой из схем 22-25 сравнгаи соединены с выходом 38 сипшлвзадин сбо устройства. Пусть формат обрабатываема информации однобайтный, а первый разр д нечетный и имеет наименыний вес. Тогда функци , реализуемые узлами н блоками н обс нач шые через Fy° , где i - номер соответствующего узла нлн блока на структурной схеме устройства, нмеют внд Fg ci vc vagVa, iV vb VbgVb, F,-5,, Рао,( F.-q Vd vagvqg P-,e 2V|4Ve6VSg ,,VF,.0 . разр дные слагаемые (,.--,8); t - перенос из п-го разр да; C0j(- входной перенос сумматора; входные четности первого А и второго В операндов соответственно; Sj, - разр дна сумма. Из анализа приведенных логических выражений видно, что в предлагаемом устройстве дл сложени чисел используютс фактически два независимых канала контрол по четности (кон (троль по четности. нечетных и четных разр дов устройства). Это позвол ет организовать конт .роль сумматора с параллельным переносом v при том же кон1рольном оборудоэгшии. что и сумматора со сквозным переносом. Устройство работает Следующим образом. Цикл работы устройства включает два такта. В первом такте одновременно произаойнтс запись очередных операндов во входные регистры и запись полученной в пред1|Щущем такте в сумматоре 3 суммы в регистр 4 | е3 р1ьтата. Во втором такте осуществл етс Ох Е овремёШОе сложение в сумматоре 3 очередных олераидс и запись результата с регистра 4 результата и пам ть. Предполагаетс , что все рв-истры Постр ены на ;:фухтактаых синхронных D-триггерах,а схемы 24 и 25 сравнени содержат запоминающие элементы дл временного хранени значешга clrf . налов, сформированных на выходах первого 20 и второго 21 сумматоров по модушо два. С помощью блоков 5 и 9 формировани чешостей входных операндови схем 22 и 23 сравнени осуществл етс контроль за правильностью передачи информации по шинам св зи на входы устройства, а также контроль за правильностью ее записи во входные регистры 1 и 2. С помощью блоков 13 и 16, сумматоров 20 и 21 и схем 24 и 25 сравнени осуществл етс контроль за работой сумматора 3 и регистра 4 резуль та. Блок 16 предназначен дл формировани четности суммы (резуль тата) к моменту начала либо окончани ее записи в регистр 4 результата. Рассмотрим подробнее вопрос контрол сумматора 3. Пусть в устройстве используетс сумматор с функдиональной зависимостью суммы от пере носа и параллельным образованием переносов. Покажем, что в этом случае нет необходимости введени дополнительного контрольного оборудовани в сумматор с целью обнаружени всех ошибок, вызьшаемых его одиночной неисправно тью (в известном устройстве в случае использовани сумматора с функциональной зависимостью сзммы от переноса и параллельным образованием переносов дл обнаружени всех ошибок, вызываемых одиночной неисправностью сумматора, в каждый его разр д необходимо ввести дополнительно два элемента сложени по модулю два и элемент И). Если возникла ошибка, например, в переносе Ct, она об зательно вызывает ошибку в разр дной сумме S, котора обнаруживаетс на выходе 38 четвертой схемы 25 сравнени , так как на ее входы поступают значени переносов из нечетных разр дов сумматора, которые V рассматриваемом случае сформированы все правильно. Нетрудно показать, что и другие оищбкл, вызьгваемые одиночной неисправностью сумматора всегда обнаруживаютс в устройстве . Пусть в устройстве используетс сумматор с параллельным образованием переносов и сквозным дублированием перекосов. Покажем, что в этом случае нет необхойИмости введени в сумматор дойойиитейьного контрольного оборудовани с целью обнаружени всех ошибок , вызываемь1Х с Шочной неисправностью сумма.1ор& (в lQse«THOM устройстве в этом случае в казВДом четирм разр де сумматора. ТШйойьзуёЛЯ Дополнительно узел сравнени ).Если вЬзншсла ошибка, например, в переносе , (а об зательно вшывает ошибку в разр дной сумме &., котора обнаруживаетс Ш выходе Т|)етвеЙ 24 сравнени , так как на ее входы поступают значени дублируюпщх из четньк разр дов суммалорл, которые в этом случае сформированы все правильно. Момсно показать, что все другие ошибки, вызываемые одиночной неисправностью сумматора, всегда обнаруживаютс контролем по четности В устройстве. Таким образом, устройство дл сложени чисел с контролем позвол ет организовать равноценный контроль (в смысле затрат контрольного оборудовани ) сумматоро со сквозным и параллельным оСфазованием переносов, что, в свою очередь, приводит к значительному повышению эффективности контрол сумматоров с параллельным образованием переносов. Кроме тото, в устройстве обнаруживаетс большой процент ошибок, вызываемых двойной неисправностью сумматора (ошибки, относ щиес к различным каналам контрол ). В случае использовани в устройстве последовательного принципа приема операндов и вы борки результата целесообразно ограничитьс применением только одного блока формировани чейос ш, с. соответствующим узлом сравнени , например блока 5 формировани четности первого операнда с первым узлом 22 сравнени , исключа при зтрм из устройства регистр 4 результата, два блока 9 и 16 и соответствующие им схемы 23, 24 и 25 сравнени и замен первый 20 и второй 21 сумматоры по модулю два на два Т-триггера. Такой вариант 988 устройства относитс к наиболее экономичному, хот и с пониженным быстродействием. Производ сравнение контрольного оборудовани предлагаемого устройства и известного, видно, что они примерно равны (дополнительно введены два трехвходовых сумматора 20 и 21 по модулю два и схема 25 сравнени и одновременно исключены из блоков 13 и 16 два двухвходовых узла сложени по модулю два). Вместе с тем в предлагаемом устройстве в сумматоре 3 сокращено контрольное оборудование на 100% (случай использовани сумматора с функциональной зависимостью суммы от переноса и параллельным образованием переносов) или на 50% (случай использовани сумматора с параллельным образованием переносов и сквозным дублированием переносов). Таким образом, конструкци предлагаемого устройства позвол ет сократить в среднем на 75% контрольное оборудование сумматора с параллельным образованием переносов, что, в свою очередь, приводит к снижению стоимости и повьпиению надежности; позвол ет повысить функциональную надежность устройства за счет обнаружени некоторых ошибок, вызываемых двойной неисправностью. Формула изобретени Устройство Дл сложени чисел с контролем содержащее регистр первого операнда, регистр второго операнда, сумматор, регистр результата, блок форм1фовани г.:.... первого операнда, блок формировани четности второго операнда, блок формировани четности переносов, блок щ едсказани четности результата, блок формировани четности результата, первую, вторую третью схемы сравнени , причем выходы регистров первого н второго операндов соединены со входами сумматора и со входами соответ ствующих блоков формировани четности первого и второго операндов, выход значени суммы которого соединен со входом регистра результата, входы первой схемы сравнени соединены с : первым выходом блока формировани четности первого операнда и со входом значени четности первого операнда устройства, входы второй схемы сравнени соединены с первым выходом бло ка формировани четности второго операнда и со входом значени четности второго операнда устройства, выходы первой, второй и третьей схемы сравнени соединены с выходом сигнализации сбо устройства, первый и второй входы блока предсказани четности результата соединены со входами значений четностей первого и второго операндов устройства, выходы регистра результата и блока предсказани четности результата вл ютс первым и вторым выходами устройства, отличающеес тем, что, с целью сокращени оборудовани , оно содержи два сумматора по модулю два и четвертую схему сравнени , причем первый и второй входы блока формировани четности переносов соединены соответственно с выходами значени переносов из четных н нечетных разр дов сул матора, пер- . вый выход блока формировани четности переносов соединен с третьим входом блока предсказани четности результата и с первым входом первого сумматора по модулю два, выход которого соединен с первым входом третьей схемы сравнени , второй выход блока формирован1Ш четности переносов соединен с четвертым входом блока предсказани четности результата и с первым входом второго сумматора по модулю Два, выход которого соединен с первым входом . , четвертой схемы сравнени , вторые выходы блоков предсказани четности первого и второго операндов соединены соответственно со вторым и третьим входами первого сумматора по модулю два, третьи выходы блоков предсказани четности первого и второго операндов соединены соответственно со вторьпл и третьим входами второго сумматора по модулю два. первый и второй входы блока формировани четности результата соединены соответственно с выходами значений нечетных и четнь1х разр дов регистра результата, первый и второй выходы блока формировани четности результата соединены соответственно со вторыми входа1МИ третьей и четвертой схемы сравиеии , выход четвертой схемы сравнени соединен с выходом сигнализации сбо устройства. The invention relates to computer technology and can be used in the development of parity arithmetic devices. A known controlled device for adding numbers, containing four registers, two groups of elements, And, two nodes of comparison, and an analysis node, zero 1. The disadvantages of the known device are the low speed caused by the multifactibility of its operation, as well as the impossibility of controlling its input information. It is also known a device for adding numbers, containing two registers, an adder, a modulo-two addition unit, a parity correction block of the second operand, a comparison node, AND elements and NOT 2. This device is characterized by a large time cycle of processing operands caused by successive passage in time of the input operands and the result through the same register, to the output of which the addition unit modulo two is connected. ; This does not allow simultaneous reception of both operands on the device inputs, as well as: impossible parallelization in time of writing the result to the memory with the reception of successive operands. In addition to tggo, the device does not detect group odd result errors caused by a single wrong error (with the adder, the parity correction block of the second operand is quite complex and requires a large amount of equipment. The closest in technical essence to the present invention is a device for adding numbers that contains the first operand register, the second operand register, adder, result register, parity generation unit of the first operand, parity generation unit of the second (Sheranda, parity generation unit, result prediction parity unit , a result parity generation unit, three comparison nodes, with the outputs of the registers of the first and second operands connected to the inputs of the adder, the output of which is the sum of It is connected to the result register input, the inputs of the first comparison node are connected to the output of the first operand parity generation unit and the parity value bus of the first operand, the second comparison node inputs are connected to the output of the second operand parity generation unit and the parity value of the second operand, the outputs of the first , The second and third comparison nodes are connected to the device alarm signaling bus, the first and second inputs of the result parity block are connected to the parity values of the first and second operands, the results of the result register and the result prediction block are the first and second outputs of the device 3. The main disadvantage of the known device is the large amount of control equipment in the case of using a parallel transfer adder. Indeed, if an adder with end-to-end transfer is used, then in order to detect all errors caused by a single over accumulator malfunction, it is sufficient to enter, for example, a duplicate transfer node at each discharge of the adder, while using a parallel transfer adder it is necessary to add an additional one in each even Do not use a comparison node. If the device for adding numbers uses an adder with a functional-junction-dependent amount on the transfer, in which cases are formed in a squay way, then all errors are detected in the device, caused by a single failure of the adder without a second charge in the cyntMaiop control equipment. In the case of a fs мк ров in the sum of the torus, a parallel way of length of the error is caused by a single error (non-random). adder, it is necessary, for example, in ka} ощpower {vzd d the adder, doronite nr to introduce two elements from the burn on MOAyjoo daa and element I. Thus, a well-constructed device does not allow an equivalent control (in the sense of control equipment costs) of a mattress with a skull and parallel formation of pef os. The purpose of this is to {1 - c01fascation of the control equipment of the adder. The goal is achieved by the fact that in addition to adding numbers with control, ccneienimcc register onepioqia register, vtopoto register, adder, result register block the first operand parity unit, parity block generation unit, one parity block, a parity check pattern, a parity pattern, a parity pattern, a parity pattern, a parity pattern, a parity block, and a parity pattern. , the fsfmirvanna block of the parity of the result, the second n third comparison circuit, 1fnch the pentcipOB outputs of the first n of the second are connected to the inputs of the adder and the inputs of the corresponding parity forming blocks of the first and torogo operands vkod value of the sum of which is connected to the input of the result register, the first circuit inputs Wed. The terminals are connected to the first output of the parity generation unit of the first operand and to the input of the parity value of the first operand of the device, the inputs of the second comparison circuit are connected to the first output of the parity generation unit of the second operand of the second operand of the device, the outputs of the first, second and third comparison circuits are connected with the device alarm output, the first and second inputs of the result parity block are connected to the inputs of the parities of the first and second operands of the device, the outputs of the result register and the result evenness prediction block are the first and second outputs of the device, two modulo two and fourth adders are introduced, the first and second inputs of the transfer parity shaping unit are connected respectively to the outputs of the transfer values from the even and odd digits of the adder, The first output of the Parity Formation block is connected to the third input of the result parity prediction block and to the first input of the first adder module 2, the output of which is connected to The first input of the third comparison circuit, the second output of the transfer parity shaping unit is connected to the fourth input of the result parity prediction block and the first input of the second modulo-two adder, the output of which is connected to the first input of the fourth comparison circuit, the second outputs of the first and second operand parity blocks are connected respectively, with the second and third inputs of the first modulo-2 adder, the third outputs of the parity blocks of the first and second operands are connected respectively with the second m and the third inputs of the second modulo two, the first and second inputs of the result parity generation unit are connected respectively to the outputs of the odd and even bits of the result register, the first and second outputs of the result parity generation unit are connected respectively to the second inputs of the third and fourth comparison circuit, the output of the fourth circuit compares the connection (en with the output fiT of the device device. The operand formation unit contains three modulo-two adders, the Inputs of the first and second modulators of two form respectively the inputs of the values of the raw and even bits of the block's operand, the outputs of the first and second modulators are two connections with the inputs of the third modulo-two, whose output is the first output of the block, the outputs of the first 588 and the second modulo-two adders are respectively the second and third outputs of the block In addition; The transfer parity block contains two modulo-two adders, whose inputs and outputs are COOT, respectively, the inputs and outputs of the block. The drawing shows a block diagram of a device for adding numbers to a control. The device contains registers 1 and 2 of the first and second operands, respectively, adder 3, result register 4, parity generation unit 5 of the first op, consisting of three adders 6, 7 and S modulo two, parity generation unit 9 of the second operand adders 10, 11 and 12 modulo two, block 13 for generating parity of hyphenation, consisting of two adders 14 and 15, modulo two, block 16 for generating parity of the result, consisting of two adders 17 and 18 modulo two, block 19 for predicting parity of result two adders 20 and 21 on module two and circuit comparison circuit 22–25. In this case, the outputs of registers 1 and 2 of the first and Btoporo operands are connected to the inputs of adder 3, the output of the sum of which is connected to the input of register 4 of the result. In block 5 of forming the parity of the first operand, the inputs of the first 6 and second 7 modulo adders are connected to the outputs 26 and 27 of the odd and even bits of the register Г grg: the operand, respectively, and their outputs are connected to the inputs of the third adder modulo two the output of which is connected to the first input of the first comparison circuit 22, the second input of which is connected to the input 28 of the parity value of the first operand. In block 9 of forming the parity of the second operand, the inputs of the first 10 and second 11 modulo two connectors are with outputs 29 and 30 of the odd and even bits of register 2 of the second operand, respectively, and their outputs are connected with the inputs of the third adder 12 modulo two, the output which is connected to the first input of the second comparison circuit 23, the second input of which is connected to the input 31 of the parity value of the second operand. The input of the first adder 14 is modulo two units 13 for generating parity of transfers Ooy, Diven with an output of 32 values of transfers from the even bits of adder 3, and its output is connected to the first input of the unit 19 for predicting the evenness of the result and with the first input, First adder 20 modulo two , the second and third inputs of which are connected to the outputs of the first adders b and 10 adding modulo two. blocks 5 and 9 of forming the parities of the first and second operands, respectively, and the output is connected to the first input of the third comparison circuit 24, the second input of which is connected to the output of the first adder 17 modulo two result parity forming blocks 16, the input of which is connected to the output 33 of odd bits Dov register 4 results. The input of the second adder 15 modulo two transfer parity forming units 13 is connected to the output 34 of the transfer values from the odd bits of the adder 3, and its output is connected to the second input of the result evenness prediction unit 19 and to the first input of the second adder 21 modulo two, the second and the third inputs of which are connected to the outputs of the second adders 7 and 11 modulo two blocks 5 and 9 for the formation of the parities of the first and second operands, respectively, the output is connected to the first input of the solid reference circuit 25, the second input with the output of the second adder 18 modulo two units 16 for generating the parity of the result, the input of which is connected to the output of 35 values of the even bits of the register 4 {the result. In addition, the third 4eTBepTbdi inputs of the result parity predictor block 19. connect the veins with inputs 28 and 31 of the first and second operand values, respectively, and its output is the first output 36 of the device, the output 37 of which is the output of the result register 4, the outputs of each of the comparison circuits 22-25 and connected to the output 38 of the device are 38 . Let the format of the information processed is one-byte, and the first bit is odd and has the least weight. Then, the functions implemented by the nodes n blocks n the scans started through Fy °, where i is the number of the corresponding node of the block on the block diagram of the device, they should be Fg ci vc vagVa, iV vb VbgVb, F, -5 ,, Rao, (F. -q Vd vagvqg P-, e 2V | 4Ve6VSg ,, VF ,. 0 bit components (,. --,eight); t is the transfer from the nth bit; C0j (is the input carry of the adder; input parities of the first A and second B operands, respectively; Sj, is the bit sum. From the analysis of the above logical expressions, it can be seen that the proposed device for adding numbers actually uses two independent parity control channels (fin (parity parity). odd and even device bits). This allows you to organize contact. the role of the adder with parallel transfer v with the same control equipment. as an adder with end-to-end carry. The device works as follows. The cycle of the device includes two cycles. In the first clock cycle, the next operands are simultaneously written to the input registers and the record received in the previous 1 | Gain clock in the adder 3 sums to the register 4 | e3 p1tata. In the second cycle, Oh, the three-fold addition in the accumulator, of the next oleraids, and the recording of the result from the result register 4 and the memory is carried out. It is assumed that all of the RV-sources are built on;: synchronous D-triggers, and the comparison circuits 24 and 25 contain storage elements for the temporary storage of the value clrf. The lines formed at the outputs of the first 20 and second 21 modulo two adders. With the help of blocks 5 and 9 of the formation of the scales of the input operands and the comparison circuits 22 and 23, the correctness of information transfer via communication buses to the device inputs, as well as the control of its correctness in the input registers 1 and 2, are carried out. Using the blocks 13 and 16, the adders 20 and 21 and the comparison circuits 24 and 25, the operation of the adder 3 and the register 4 of the results is monitored. Block 16 is designed to form a parity of the sum (result) by the time it starts or ends its writing to the result register 4. Let us consider the issue of control of adder 3. Suppose the device uses an adder with a functionally dependent dependence of the sum on the transfer and parallel formation of carries. We show that in this case there is no need to introduce additional control equipment into the adder in order to detect all the errors caused by its single fault (in the known device in the case of using an adder with a functional dependence of the transfer on the transfer and parallel formation of transfers to detect all errors caused by a single an adder fault, in each of its bits it is necessary to introduce an additional two elements modulo two and an element I). If an error has occurred, for example, in the shift of Ct, it necessarily causes an error in the bit sum S, which is detected at the output 38 of the fourth comparison circuit 25, because its inputs receive the transfer values from the odd digits of the adder, which V all right It is easy to show that other operational ones that are triggered by a single failure of the adder are always found in the device. Let the device use an adder with parallel formation of carries and continuous duplication of distortions. We will show that in this case there is no need to enter into the adder up to doyiiteichnogo control equipment in order to detect all errors caused by 1X with the Stitch malfunction amount. 1or & (in the lQse "THOM device in this case, in the case of four digits of the adder. TShoyozuyulya Advanced Comparison Node). If there is an error, for example, in the transfer (and it necessarily contains an error in the bit amount &. which is detected by the output T of the 24) comparison, since its inputs receive the values of duplicates from the even digits of the minimars, which in this case are all formed correctly. It is imperative to show that all other errors caused by a single adder fault are always detected by parity in the device. Thus, the device for adding numbers with the control allows organizing an equivalent control (in the sense of the cost of the control equipment) of the accumulator with through and parallel slitting of hyphenation, which, in turn, leads to a significant increase in the efficiency of the control of adders with the parallel formation of hyphenation. In addition to this, the device detects a large percentage of errors caused by a dual accumulator malfunction (errors related to different control channels). In the case of using in the device the sequential principle of reception of operands and the sampling of the result, it is advisable to limit the use of only one unit to form a cell, c. the corresponding comparison node, for example, the parity forming unit 5 of the first operand with the first comparison node 22, excluding the result register 4 from the device; two blocks 9 and 16 and the corresponding comparison circuits 23, 24 and 25 corresponding to them and replacing the first 20 and second 21 totalizers module two by two T-flip-flops. This version 988 of the device is one of the most economical, albeit slower ones. Making a comparison of the control device of the proposed device and the known one, it is clear that they are approximately equal (two three-input adders 20 and 21 modulo two and a comparison circuit 25 are added and two two-input addendum modulo two units are simultaneously excluded from blocks 13 and 16). At the same time, in the proposed device, in the adder 3, the control equipment is reduced by 100% (the case of using an adder with the functional dependence of the sum on transfer and parallel formation of transfers) or 50% (the case of using an adder with parallel formation of transfers and through duplicate transfers). Thus, the design of the proposed device makes it possible to reduce on average by 75% the control equipment of the adder with parallel formation of carries, which, in turn, leads to a reduction in cost and reliability; allows to increase the functional reliability of the device by detecting some errors caused by a double fault. Claims of the Invention Device For adding numbers with a control containing a register of the first operand, a register of the second operand, an adder, a result register, a form block for the city. :. . . . the first operand, the parity shaping unit of the second operand, the transfer parity shaping unit, the result parity generating unit, the result parity generating unit, the first, second third comparison circuits, the outputs of the first n second operand registers being connected to the adder's inputs and to the inputs of the corresponding generation units the parity of the first and second operands, the output of the sum of which is connected to the input of the result register, the inputs of the first comparison circuit are connected to: the first output of the generation unit The first operand and with the input of the parity value of the first operand of the device, the inputs of the second comparison circuit are connected to the first output of the parity formation unit of the second operand and the input of the parity value of the second operand of the device, the outputs of the first, second and third comparison circuits are connected to the alarm output of the device, the first and second inputs of the result parity prediction block are connected to the inputs of the parity values of the first and second operands of the device, the outputs of the result register and the prediction block even The results are the first and second outputs of the device, characterized in that, in order to reduce the equipment, it contains two modulo-two adders and a fourth comparison circuit, the first and second inputs of the transfer parity shaping unit being connected to the outputs of the transfer values from even n odd bits of sul mator, trans. The output of the transfer parity shaping unit is connected to the third input of the result parity prediction block and to the first modulo two first input of the output of which is connected to the first input of the third comparison circuit, the second output of the transfer parity block is connected to the fourth input of the result parity prediction block and c the first input of the second adder modulo Two, the output of which is connected to the first input. , the fourth comparison circuit, the second outputs of the parity blocks of the first and second operands are connected to the second and third inputs of the first modulo-two adder, respectively; the third outputs of the parity blocks of the first and second operands are connected to the second and third inputs of the second modulo-two adder, respectively. The first and second inputs of the result parity shaping unit are connected respectively to the outputs of odd and even bits of the result register; the first and second outputs of the result parity generating unit are connected to the second inputs of the third and fourth circuits, respectively; the output of the fourth comparison circuit is connected to the device alarm output .
2.Устройство по п. 1, .о т л и ч а ю Ц) ее с тем, что блок формировани четности операнда содержит три сумматора по модулю два, причем входы первого и второго суммато ров по модулю два образуют соответственно входы значений нечетных и четных разр дов опёршзда блока, выходы первого и второго сумматоров по модулю два соедшены со входами третьего сумматора по модулю два, выход которого вл етс первым выходом блока, выходы первого и второго сумматоров по модулю два . вл ютс соответственно вторьпл и третьим выходами блока. 3.Устройство по п. 1, о т л и ч а ю щ ее с тем, что, блок формировани четиост переносов содержит два сумматора по модулю два, и выходы которых вл ютс соответственио входами и выходами блока. Источники информации, прин тые во внимание при зксперт зе 1. Авторское свидетельство СССР FP 450164, клСОб, F 7/385, 1972. . 2, Авторское свидетельство СССР N 535088, кл. 6 06 F 7/385, 1974. 2. The device according to claim 1, .o tl and h and C) is such that the parity unit of the operand contains three modulo two adders, with the modulo two inputs of the first and second modulators forming the odd and the even bits of the block's operand, the outputs of the first and second modulo-two adders are connected to the inputs of the third modulo-two adder, the output of which is the first output of the block, the outputs of the first and second modulo-two adders. are the second and third outputs of the block respectively. 3. The device according to claim 1, such that the block of forming the four-port of hyphenation contains two modulo-two adders, and the outputs of which are the corresponding inputs and outputs of the block. Sources of information taken into account by the expert at 1. USSR author's certificate FP 450164, CLASS, F 7/385, 1972.. 2, USSR Author's Certificate N 535088, cl. 6 06 F 7/385, 1974.
3. Селлерс Ф. Метода обиаружеин ошибок в работ ЭЦВМ. М., Мир, 1972, с. 98-102, 117 (прототип).3. Sellers F. The method of obiaruzheuin errors in the work of the digital computer. M., Mir, 1972, p. 98-102, 117 (prototype).
22
ii
b-Jb-j
«ъ"Ъ
rtrt
ЩU
/V/ V
Q sjQ sj
hvhv
ОABOUT
//
go «go "
fefe