Claims (2)
Поставленна цель достигаетс тем, что в параллельный комбинационный сумматор, содержавдий п одноразр дных сумматоров , первый элемент И и первый элемент ИЛИ в каждом разр де сумматора, второй и третий элементы И, второй элемент ИЛИ, первый элемент НЕ, элемент ИЛИ-НЕ, причем первый и второй входы п одноразр дных сумматоров подключены , к выходным шинам сумматора, вход переноса одноразр дного сумматора младшего разр да подключен к входной шине переноса, выходы переносов одноразр дных сумматоров соединены с первь№1и входами первых элементов И соответствук цих разр дов сумматора, выходы которых соединены с первыми входами первых элементов ИЛИ, выходы которых св заны с входами переноса соответствующих одноразр дных сумматоров всех разр дов, кроме старшего, первые входы первых элементов И всех разр дов соединены с соответствую-, щими входами третьего элемента И и элемента ИЛИ-НЕ, выходы третьего . элемента И и элемента- ИЛИ-НЕ подключены соответственно к первому Ti вто рому входам второго элемента ИЛИ, выход которого соединен с первым входом второго элемента И, второй вход -которого св зан с выходом первого элемента НЕ, вход которого соединен с вторым входом первого элемента И старшего разр да, введены второй и третий элементы НЕ, четвертый элемент И и третий элемент ИЛИ, причем входы второго и третьего элементов НЕ подключены соответствен но к первому и второму входам одноразр дного сумматора младшего разр да , выхода второго и третьего элемен тов НЕ соединены с первым и вторым входами четвертого элемента И соответственно , третий вход которого св зан с входом переноса одноразр дного сумматора младшего разр да и первым входом третьего, элемента ИЛИ, выход которого соединен с вторыми входами первых элементов И всех разр дов, кроме старшего, второй вход третьего элемента ИЛИ подключен к управл ющем входу сумматора и входу первого элемента НЕ, выход четвертого элемента И соединен с вторым входом первого элемента ИЛИ младшего разр да сумматора . На чертеже приведена структурна схема параллельного комбинационного сумматора. Устройство содержит п одноразр дных сумматоров 1, первый элемент И 2 в -каждом разр де сумматора, вход 3 управлени переносом, первый элемент ИЛИ 4 в каждом разр де сумматора, информационные входы 5 слагаемых, вход б переноса, первый элемент НЕ 7 второй элемент И 8, второй элемент . ИЛИ 9, третий элемент И 10, элемент ИЛИ-НЕ 11, выход 12 обнаружени ошиб ки, выход 13 сумм, третий элемент или 14,второй и третий элементы НЕ 1 и 16, четвертый элемент И 17, Вход 6 переноса соединен с входом переноса младшего разр да сумматора 1, а также с первым входом третьего элемента ИЛИ 14 и с одним из входов четвертого элемента И 17, к двум другим входам которого через второй и третий элементы НЕ 15 и 16 подключены входы слагаемых одного из -разр дов сумматора. Управл ющий вход 3 со единен с вторым входом третьего элемента ИЛИ 14, вторым входом первого элемента И 2 старшего разр да и первого элемента НЕ 7,.выход кото рогб соединен с вторым входом второго элемента И 8. Выходы третьего элемента И 10 и элемента ИЛИ-НЕ 11 соединены соответственно с первым и вторым входами второго.элемента ИЛИ 9, выход которой соединен с первым входом второго элемента И 8, выход которого соединен с вторым входом первого элемента ИЛИ 4 старшего разр да. Выход первого элемента ИЛИ 4 старшего раз р да вл етс выходом сумматора. Устройство работает следующим образом. Дл полной проверки предлагаемого сумматора необходимо подавать на входы 2- входных наборов (два информационных входа и один вход переноса младшего разр да}. Коды входных наборов и результаты суммировани представлены в таблице. Примечание; Xf,V - слагаемые i-го разр да; Р, перенос и сумма 1-го сумма. тора; - перенос в последующий разр д ( + 1) -го сумматора. Из таблицы следует, что при входных наборах №0, 1, 2, 5, 6, 7 св зи переноса между сумматорами разрывать не требуетс , так как в этом случае коды Р и совпадают, а вьнаборах 3 и 4 значени Р и проти воположны . Поэтому дл набора № 3 требуетс запретить формирование переноса в последующих разр дах, а дл набора № 4 - .ввести перенос во всех разр дах сумматора. В предлагаемом сумматоре при подаче на шину 3 логического О и поступлении входного набора 3 на выходе элемента ИЛИ 14 формируетс О, который запрещает прохождение переноса во все.тпоследующие разр ды сумматора, а. при входном наборе 4 (вход переноса младшего разр да равер 1, входы слагаемых соответствуют логическим О) на выходе элемента И по вл етс 1, котора формирует сигнал переноса во всех послёдуквдих разр дах сумматора. В результате введени элементов ИЛИ 14, НЕ 15 и 16, И 17 на врех входах переносов сумматоров формируютс одни и те же коды числа в соответствии с номером входного набора. Проверка всего комбинационного сумматора происходит при подаче на вход 3 логического О и поочередной подаче на его.информационные входы всех кодов наборов. При этом элементы И 10 и ИЛИ-НЕ 11 фиксируют равенство выходных значений переносов все одноразр дных сумматоров. Если переносы должны быть равны О, то на выходе элемента И 10 имеетс О, а на выходе элемента ИЛИ-НЕ 11-- 1., Эта единица через элементы ИЛИ 9,И 8 и ИЛИ 4 по вл етс на выходе 12 сумматора . В случае,если на одном или нескольких выходах переносов суммато ров сигнал не равен О, то на выход 12 сумматора по вл етс О. Таким образом,устанавливаетс ошибка в формировании переносов. Аналогично, если на всех выходах одноразр дных сумматоров должна быть логическа 1, на выходе элемента ИЛИ-НЕ 11 присутствует О , а на выходе элемента И 10 - сигнал 1 , который тоже по вл етс на выходе 12. Если, имеет место ошибка в каких-то разр ,дах, то на выходе элемента И 10, .а следовательно, и на выходе 12, находитс логический О. Таким образом, обнаруживаетс ошибка. Ошибки при формировании сумм обнаруживаютс на выходах 13 сумм одноразр дных суммадоров , ,3 Итак, в результате подачи 2 вход ных наборов обнаруживаютс все ошибк при формировании переноса в одноразр дных комбинационных сумматорах, & межсумматорных цеп х переноса и при формирс вании сумм в одноразр дных су маторах. Таким образом, если прин ть, что дл построени одного -разр да сумматора требуетс 8 элементов типа И, ИЛИ, НЕ, то при введении дополнитель ных элементов сложность всег.д сумматора увеличиваетс при длине суммато ра,равного одному байту,на 3,4%,а пр количестве разр дов в 2 байта - на 1,8%.При этом повышаетс достоверюстъ обработки информации за счет рбнаружени отказов и исключени работы такого сумматора в случае наличи отказов.количество входных набо .ров остаетс прежним. Формула изобретени Параллельный комбинационный сумма тор, содержащий п одноразр дных сумм торов, первый элемент И и первый элемент ИЛИ в каждом разр де сумматора, второй и третий элементы И, второй элемент ИЛИ, первый элемент НЕ, элемент ИЛИ-НЕ, причем первый и второй входы п одноразр дньах сумматоров подключены к выходным шинам сумматора, вход переноса одноразр дного сумматора младшего.разр да подключен к входной шине переноса, выходы переносов одноразр дных сумматоров соединены с первыми .входами первых элементов И соответствующих разр дов сумматора, выходы которых соединены с первыми входами первых элементов ИЛИ, выходы которых св заны с входами переноса соответствующих одноразр дных (Сумматоров всех разр дов, кроме старшего, первые входы первых элементов И всех разр дов соединены с соответствующими входами третьего элемента И и элемента ИЛИ-НЕ, выходы третьего элемента И и элемента ИЛИ-НЕ подключенысоотвёттвенно к первому и второму входам второго элемента ИЛИ, выход которого соединен с первым входом второго элеiieHTa И, второй вход которого св зан с выходом первого элемента НЕ, вход которого соединен с вторым входом первого элемента И старшего разр да, отличающийс тем, что, с целью увеличени полноты контрол , в устройство введены второй и третий элементы НЕ, четвертый элемент И и третий элемент ИЛИ, причем входы второго и третьего элементов НЕ подключены соответственно к первому и второму входам одноразр дного сумматора младшего разр да, выходы второго и третьего элементов НЕ соединены с первым и вторым входами четвертого элемента И соответственно, третий вход которого св зан с входом переноса одноразр дного сумматора М11адшего разр да и первым входом третьего элемента ИЛИ, выход третьего элемента ИЛИ соединен с вторыми входами первых ;элементов И всех разр дов, кроме старшего, второй вход третьего элемента ИЛИ подключен к управл ющему входу сумматора и входу первого элемента НЕ, выход четвертого элемента И соединен с вторым входом первого элегмента ИЛИ младшего разр да сумматора. Источники информации, прин тые во внимание при экспертизе. 1.Авторское свидетельство СССР №354413, кл. G Об F 7/50, 1970. The goal is achieved by the fact that in a parallel combinational adder, containing n single-digit adders, the first element is AND and the first element is OR in each category of the adder, the second and third elements are AND, the second element is OR, the first element is NOT, the element is OR NOT, and The first and second inputs of single-digit adders are connected to the output buses of the adder, the transfer input of the single-digit adder of the lower order is connected to the input transfer bus, the output outputs of the single-digit adders are connected to the first number 1 and the inputs of the first el And the corresponding bits of the adder, the outputs of which are connected to the first inputs of the first OR elements, the outputs of which are connected to the transfer inputs of the corresponding single-digit adders of all bits except the senior, the first inputs of the first elements AND of all bits are connected to the corresponding the inputs of the third element and the element OR NOT, the outputs of the third. AND element and OR-NOT element are connected respectively to the first Ti second inputs of the second OR element, the output of which is connected to the first input of the second AND element, the second input of which is connected with the output of the first element NOT, the input of which is connected to the second input of the first element And the most significant bit, the second and third elements are NOT, the fourth element is AND, and the third element is OR, and the inputs of the second and third elements are NOT connected to the first and second inputs of the one-bit low-level adder, the output of the second and t This element is NOT connected to the first and second inputs of the fourth element AND, respectively, whose third input is connected to the transfer input of a one-bit low-order adder and the first input of the third, OR element, whose output is connected to the second inputs of the first elements AND of all bits, in addition to the senior one, the second input of the third element OR is connected to the control input of the adder and the input of the first element NOT, the output of the fourth element AND is connected to the second input of the first element OR the least significant bit of the adder. The drawing shows a structural diagram of a parallel Raman adder. The device contains n one-bit adders 1, the first element AND 2 in each discharge of the adder, the transfer control input 3, the first element OR 4 in each discharge of the adder, the information inputs 5 terms, the transfer input b, the first element NOT 7 the second element AND 8, the second element. OR 9, third element AND 10, element OR-NOT 11, error detection output 12, output 13 sums, third element or 14, second and third elements NOT 1 and 16, fourth element AND 17, Transfer input 6 is connected to the transfer input the low bit of the adder 1, as well as with the first input of the third element OR 14 and with one of the inputs of the fourth element And 17, to the two other inputs of which through the second and third elements NOT 15 and 16 are connected the inputs of the components of one of the adders. Control input 3 is connected to the second input of the third element OR 14, the second input of the first element AND 2 of the most significant bit and the first element NOT 7, the output of which is connected to the second input of the second element AND 8. The outputs of the third element And 10 and the OR element -NON 11 is connected respectively to the first and second inputs of the second OR 9 element, the output of which is connected to the first input of the second element AND 8, the output of which is connected to the second input of the first element OR 4 high order. The output of the first element, OR 4, of the highest order is the output of the adder. The device works as follows. For a complete check of the proposed adder, it is necessary to feed the inputs of the 2 input sets (two information inputs and one low-pass transfer}). The codes of the input sets and the results of summation are presented in the table. Note; Xf, V are the components of the i-th bit; P , transfer and the sum of the 1st sum of the torus; - transfer to the subsequent discharge of the (+ 1) -th adder. From the table it follows that with the input sets # 0, 1, 2, 5, 6, 7 transfer connections between the adders it is not necessary to break, since in this case the codes P and coincide, and in sets 3 and 4 the values of P and opposite Therefore, for dialing number 3, it is necessary to prohibit the formation of transfer in subsequent bits, and for dialing number 4, to introduce transfer in all bits of the adder In the proposed adder, when logical bus O is fed to bus 3 and the input set 3 arrives at the output of the OR element 14, O is formed, which prohibits transfer of the transfer to all the subsequent bits of the adder, A. When input set 4 (transfer input of the lower bit is RAM 1, the inputs of the terms correspond to logical O) at the output of the AND element 1, which forms the signal enos in all segmented totalizer sizes. As a result of the introduction of the elements OR 14, NOT 15 and 16, and 17, the same number codes are formed at the three transfer inputs of the adders according to the number of the input set. The check of the entire combinational adder occurs when a logical O is input to input 3 and one by one is fed to it. The information inputs of all the set codes. In this case, the elements AND 10 and OR-NOT 11 fix the equality of the output values of the carries of all one-bit adders. If the transfers must be equal to O, then the output of the AND 10 element is O, and the output of the OR-NOT 11-- 1 element. This unit through the elements OR 9, AND 8 and OR 4 appears at the output 12 of the adder. In the event that the signal is not equal to O at one or several outputs of transfers, then O appears at output 12 of the adder. Thus, an error in the formation of transfers is established. Similarly, if all outputs of single-digit adders must be logical 1, the output of the OR-NOT 11 element is O, and the output of the AND 10 element is a signal 1, which also appears at the output of 12. If there is an error in which So, dah, dah, then at the output of the AND 10 element, and, consequently, at the outlet 12, a logical O. is found. Thus, an error is detected. Errors in the formation of sums are detected at the outputs of 13 sums of one-digit sums of health,, 3 So, as a result of supplying 2 input sets, all errors are detected when forming the transfer in one-bit combinational totalizers, & inter-aggregate transfer chains and during the formation of sums in one-digit sumators. Thus, if it is accepted that to build a single-bit adder, 8 elements of type AND, OR, NOT are required, then with the introduction of additional elements, the complexity of always the adder increases with an accumulator length equal to one byte, by 3.4 %, and the number of bits in 2 bytes is by 1.8%. At the same time, the processing of information is improved by detecting failures and eliminating the operation of such an adder in the event of a failure. The number of input sets remains the same. Claims of the invention A parallel combinational sum of a torus containing n one-bit sums of tori, the first AND element and the first OR element in each discharge of the adder, the second and third AND elements, the second OR element, the first NO element, the OR-NOT element, and the first and second the single-bit inputs of the adders are connected to the output buses of the adder, the transfer input of the single-digit summer adder is connected to the input transfer bus, the output outputs of the single-digit adders are connected to the first inputs of the first elements AND the corresponding x bits of the adder, the outputs of which are connected to the first inputs of the first OR elements, the outputs of which are connected to the transfer inputs of the corresponding one-bit (Totalizers of all bits except the senior, the first inputs of the first elements AND of all bits are connected to the corresponding inputs of the third element And the OR-NOT element, the outputs of the third AND element and the OR-NOT element are connected to the first and second inputs of the second OR element, the output of which is connected to the first input of the second eletiHTa And, the second input of which is connected to the output n The first element is NOT, the input of which is connected to the second input of the first element AND of the most significant bit, characterized in that, in order to increase the completeness of the control, the second and third elements of the NOT, the fourth element AND and the third element OR, and the inputs of the second and third elements are NOT connected respectively to the first and second inputs of a one-bit low-end adder, the outputs of the second and third elements are NOT connected to the first and second inputs of the fourth element I, respectively, whose third input is connected to the input of the first One-bit adder of M11adshire bit and the first input of the third element OR, the output of the third element OR is connected to the second inputs of the first; elements AND of all bits except the senior, the second input of the third element OR is connected to the control input of the adder, NOT the output of the fourth element AND is connected to the second input of the first element OR of the low-order adder. Sources of information taken into account in the examination. 1. USSR author's certificate No. 354413, cl. G About F 7/50, 1970.
2.Авторское свидетельство СССР 696477, кл, G 06 F 7/50, 1979.2. The author's certificate of the USSR 696477, class, G 06 F 7/50, 1979.