(54) ПАРАЛЛЕЛЬНЬТЙ СУММАТОР С КОНТРОЛЕМ ПО ЧЕТНОСТИ . .1 Изобретение относитс к области вычислительной техники и может быть применено при разработке быст родействующих арифметических устройств , контроль которых организован по четности, а используемые сумматоры образуют разр дные переносы параллельно-последовательным , параллельно-параллельным либо параллельным способами. Известен параллельный сумматор с контролем по четности, содержащий в каждом разр де схему суммы,cx&fiy образовани параллельного переноса из данного разр да, схему образовани сквозного дублирующ переноса, схему сравнени , паралле .ного .и .сквозного дублирующего пере носов, схему формировани четности суммы, схему непосредственного пре сказани четности суммы, входы, которой соединены с выходами схем об зовани параллельного переноса из всех разр дов, кроме старшего, а также с шинами значений четностей слагаемых .и входного переноса сумматора , схему сравнени формируемо и непосредственно предсказываемой четностей сумм 1. Основным недостатком такого сумматора вл етс вли ние схемы контрол на временной цикл сумматора, так как непосредственно предсказыг ваёма четность суммы получаетс .позже,- чем сам результат (сумма) что-привЬдит к увеличению цикла суммировани . Это нежелательно дл высокоскоростных сумматоров. Наиболее близким по технической сущности к данному сумматору вл, етс параллельный cyi iMaTop с контролем по четности, содержащий первый блок сравнени , блок предсказани четности , блок формировани четности руммы, а каждый разр д сумматора , кроместаршего разр да, содержит блок формировани параллель- . ного переноса, элемент И, элетлент ИЛИ, блок формировани поразр дной суммы, старший разр д сумматора содержит блок формировани -параллельного переноса, элемент К п элемент ИЛИ, причем первые выходы блоков формировани Поразр дной суммы,всех разр дов , кроме старшег-о, соединены соответственно с первым, вторым и . .третьим входами блока предсказани четности, четвертый и п тый входы блока предсказани точности вл ютс соответственно первым и вторым . входами сумматора, вторые выходы блоков формировани поразр дной сум мы всех разр дов, кроме старшего, с динены соответственно с первым, вто рьм и третьим входами блока формировани четностц суммы, выход которого соединен с первым/входом первого блока сравнени , первый выход блока предсказани четности соеди-ней со вторым входом первого .блока сравнени , выход которого вл етс первым выходом сумматора, выходы эл ментов И и ИЛИ каждого разр да соединены соответственно .с первым и вт входами блока формировани пара лельного переноса соответствующего Р азр да,/выход блока формировани параллельного переноса старшего раё р да вл етс вторым выходом сумма.тора , выходы злементов И и ИЛИ каж гдого разр да Сумматора, кроме старш гЬ/ соединены, соответственно с перв и вторым входами блока формирова- . ;йи поразр дной суммы соответствуюWet-o разр да, выход блока формирова н.и параллельного переноса к.аждрго разр да, кроме двух старших разр до соединен с третьим входом блока фор мировани - поразр дной с ммы по следу щёго разр да, третий вход блоКа фор мировани поразр дной суммы первого разр да соединенс третьим входом сумматора и.сшестым входом,блока предсказани четности 2, . /; .Основными недостатками этого сум матора вл ютс ; . I. ; Необходимость дублировани переНоса . КЗ старшего разр да сумматора, (выходного переноса) с последующим его -сравнением с дублируюиим перено сом. Это особенно нежелательно при построении Параллельно-последовательных и параллельно-параллельных сумматороё, так как требует больших затрат контрольного оборудовани . Схема косвенного предсказани че нести суммы не позвол ет организовать правильное предсказание четности суммыJ так как в известном четырехразр дном сумматоре 2 дл KocBeftHoro предсказани четности суммы используетс с.педующеё выражение (возрастание индексов при буквенных обозначени х прин то в направлении возрастани весовых коэффициентов сумматора): , где Р. , Pg, - четности входнЕгх слаг мых А и в РС .: - предсказываема четнос собственных переносов сумматора (С 0) ; (, корректирующий фактор дл предсказываамой че нбсти собственных пере носов сумматора по входному переносу С ; % niV n n функции соответственно генерации и транзита переноса дл п -го разр да сумматора; - разр дные слагаемые; полусумма п-го разр да, Однако применение выражени - B. дл коррекции предсказываемой четности собственных переносов сумматора по входному переносу во многих случа х не позвол ет организовать правильное предсказание четности суммы . Например, если производитс сложение чисел А ; 0001 (Рд - 1) и В OOOl (Р г. 1) , причем С в г 1, то Pg. О, так как S г ООН, но предсказываема четность Р l.Afi.f 140 1 т. е, . Цель изобретени - повышение досто верности контрол параллельного сумматора , Это достигаетс тем, что в сумматор введен второй блок сравнени , блок формировани четности результата, старший разр д сумматора содержит, блок формировани поразр дной суммы с функциональной зависимостью от Лвреносов, причем выход блока формировани параллельного переноса старшего разр да соединен с первым входом блока формировани поразр дной суммы с функциональной зависимостью от переносов, выход которого соединен с четвертым входом блока формиройани .четности сулолн, выход элодента ИЛИ старшего разр да соединен со вторым входом блока формировани поразр дной суммы с функциональной, зависимостью от переносов, третий вход которого соединен с выходом блока формировани параЛлельного переноса предыдущего разр да, выход блока формировани парал.лельного переноса всех разр дов , кроме старшего, соедийен соотйетственно с первым, вторым и третьим входами блока формировани четности результата, четвертый и п тый входы которого соединены соответственно с третьим входом сумматора и со вторым входом блока предсказанй четности, выход блока формировани четности результата соединен с первым входом второго блока сравнени , выход которого вл етс третьим выходом сумматора выход блока формировани четности суммы соединен со вторым входом второго блока сравнени . На чертеже приведена схема параллельного сумматора с контролем по четности {дл определенности рассматриваетс четырехразр дный сумматор). Сумматор содержит в .каждом разр де элемент И 1 и элемент ИЛИ 2, блок 3 формировани параллельного переноса из данного разр да, входы соединены с выходами элемента И 1 и элемента ИЛИ 2, блок 4 формировани поразр дной суммы, входы которого со динены с выходами элетлента И 1, элемента ИЛИ 2 и выходом блока 3формировани параллельного переноса из предыдущего разр да, блок 5 предсказани четности, в состав которого вход т узел б косвенного предсказани четности, узел 7 предсказани четности полусуммы, узел 8 предсказани четностей переносов сумматора, узел 9 коррекции четности переносов сумма тора, блок 10 формировани четности результата, который состоит из узла 11 формировани четности переносов и узла 12 непосредственного предсказани четности суммы, блок 13 формировани поразр дной суммы с. функциональной зависимостью от переносов первый блок 14 сравнени , блок 15 формировани четности суммы, второй блок 16 сравнени . Сумматор работает следующим образом , Предположим, что возникла ошибка в формировании функции генерации или транзита переноса дл 1-го разр да сумматора.. Эта ошибка всегда будет обнаружена сравнени сигналов, подаваемых на вход второго блока 16 сравнени формируемой и непосредстве но предсказыв аемой четностей , так как она вызовет ошибку либо толь ко на выходе блока 4 в данном разр де , либо опшбку на выходе блока 3 формировани параллельного переноса из данного (разр да и ошибки на выходах блока 4 в данном и последующем разр дах сумматора. Распростр нение же ошибки вдоль разр дов сумматора всегда приведет к нечетному числу с дибок в разр дах суммы и переноса , что будет обнаружено контролем по четности вторым блоком 16 сра нени . Так как блок 13 в старшем разр де сумматора построен по принци пу функциональной зависимости от пер носа, т. е, согласно выражению: .(54) PARALLEL AMOUNT WITH PARTIAL CHECK. .1 The invention relates to the field of computer technology and can be applied in the development of high-speed arithmetic devices, whose parity is controlled, and the adders used form bit transfers in parallel-serial, parallel-parallel or parallel ways. A parallel parity adder is known, containing in each bit a sum scheme, cx & fiy of parallel transfer formation from a given bit, a pattern of generating through duplicate transfer, a comparison circuit, parallel parallel and duplicate transfer, parity pattern the sum, the direct parity scheme of the sum, the inputs, which are connected to the outputs of the parallel transfer call schemes from all bits except the senior one, as well as to the buses of the parity values of the components and the input transfer the adder, the comparison circuit is formed and directly predicted by the parities of the sum 1. The main disadvantage of such an adder is the effect of the control circuit on the time cycle of the adder, since the sum parity is directly predicted. later, the result (sum) increases cycle of summation. This is undesirable for high-speed adders. The closest in technical essence to this adder is a pari-parallel cyi iMaTop with parity control, which contains the first comparison unit, the parity prediction unit, the parity shaping unit, and each discharge of the adder unit, the parallel-forming power generation unit. the main transfer, the element of the accumulator, the unit of formation of a bitwise sum, the highest bit of the adder contains the block of formation of the parallel transfer, the element K p the element OR, and the first outputs of the blocks of formation of the bit of the sum, all bits except the high-order, connected respectively with the first, second and. The third inputs of the parity prediction block, the fourth and fifth inputs of the precision prediction block are the first and second, respectively. the inputs of the adder, the second outputs of the bit formation sum of all bits, except the senior, are connected to the first, second and third inputs respectively of the sum even number generation, the output of which is connected to the first / input of the first comparison block, the first output of the parity block connect to the second input of the first comparison unit, the output of which is the first output of the adder, the outputs of the AND and OR cells of each bit are connected respectively to the first and V inputs of the parallel transfer forming unit with Resp F ASP yes / output unit forming parallel transfer older rao row is summa.tora second output, the outputs of AND and OR zlementy kazh gdogo discharge adders, except for the leading rb / connected respectively to the first and second inputs of the block formation. ; yi is of the same amount as the wet-o bit, the output of the block is a form and parallel transfer to each of the bits, except for the two senior bits, is connected to the third input of the forma- tion block — bit by bit from the mm by the trace of the spindle, the third input a block of the formation of a bitwise sum of the first bit is connected by the third input of the adder and the sixth input, the parity prediction block 2,. /; The main disadvantages of this sum mate are; . I.; The need for duplicate transfers. Short circuit of the senior bit of the adder, (output carry) with its subsequent comparison with duplicate transfer. This is especially undesirable when building Parallel-Series and Parallel-Parallel Summators, since it requires a lot of control equipment. An indirect prediction scheme to carry the sums does not allow organizing the correct prediction of the parity of the sumJ, since in the well-known four-bit adder 2 for KocBeftHoro the prediction of the evenness of the sum the following expression is used (increasing the indices with letter symbols in the direction of increasing the weights of the adder): where R., Pg, are the parities of the input A and in RS: - the predicted parity of the eigenvalue transfers of the adder (C 0); (, correction factor for predicting the correctness of the adder's own transfers for the input transfer C;% niV nn functions, respectively, generation and transfer transit for the nth digit of the adder; - bit terms; half the sum of the nth digit, However, the use of the expression is B. for correcting the predicted parity of the intranuity of the adder from the input transfer in many cases does not allow organizing the correct prediction of the parity of the sum. For example, if the numbers A; 0001 (Rd - 1) and B OOOl (R g. 1) are added, and C to g 1, then Pg. O, since S g UN, but the predicted parity is P l.Afi.f 140 1 i.e., the purpose of the invention is to increase the reliability of the control of the parallel adder, This is achieved by adding a second comparison block to the adder , the result parity shaping unit, the senior bit of the adder, contains a one-bit sum generating unit with a functional dependence on Lvrenos, and the output of the high-order transfer unit of the high bit is connected to the first input of the bit-sum generating unit with a functional dependence on transfers, the output of which is connected to the fourth input of the generating unit of the accounting of suln, the output of elodent OR of the most significant bit is connected to the second input of the bit-sum generating unit with a functional, dependency on transfers, the third input of which is connected to the output of the block of forming the parallel transfer of the previous bit, the output of the block of formation of parallel transfer of all bits, except the senior one, is connected respectively with the first, second and third inputs of the block of forming the parity of the result, the fourth and fifth ode which are respectively connected to the third input of the adder and a second input prediction block parity output parity unit forming the result coupled to a first input of the second comparator unit, the output of which is a third output of the adder output sum parity forming unit connected to the second input of the second comparator block. The drawing shows a parallel adder with parity check {for a certainty, a four-bit adder is considered). The adder contains, in each bit, the element AND 1 and the element OR 2, the block 3 forming parallel transfer from the bit, the inputs are connected to the outputs of the element AND 1 and the element OR 2, the block 4 forming a bit amount, the inputs of which are connected to the outputs element 1, element OR 2, and the output of the parallel transfer formation unit 3 from the previous bit, parity prediction unit 5, which includes the indirect parity prediction unit B, semi-sum parity prediction node 7, transfer parity prediction node 8 pa, parity correction unit 9 transfers the amount of the torus, the unit 10 forming the parity result, which consists of node 11 transfers the parity forming unit 12 and the direct prediction of parity sums forming unit 13 with porazr discharge amount. functional dependence on transfers, the first comparison unit 14, the sum parity generation unit 15, the second comparison unit 16. The adder works as follows. Suppose that an error has occurred in the generation of the transfer generation or transfer function for the 1st bit of the adder. This error will always be detected by comparing the signals supplied to the input of the second comparing unit 16 that is generated and directly predicted by the parity, as it will cause an error either only at the output of block 4 in this bit, or opshbku at the output of block 3 to form a parallel transfer from this (bit and error at the outputs of block 4 in this and subsequent bits The propagation of errors along the bits of the adder will always lead to an odd number of digits in the sum and transfer bits, which will be detected by parity by the second block of 16 times. Since block 13 is in the higher digit of the adder, it is based on the principle of functional dependence from the feather of the nose, i.e., according to the expression:.
то контроль блока 3 формировани параллельного переноса из старшего разр да сумма; тор а (выходного перёндса ) также осуществл етс вторым блоком16 сравнени . Таким образом, сравнение формируемой и непосредственно предсказываемой четностей суглмы позвол ет при дааном построении сумматора организовать обнаружение ошибок, вызываемых одиночной неисправностью: И 1 формировани функции генерации переноса , элемента. ИЛИ 2 формировани функции транзита nepes oca, блока 4 формировани поразр дной суммы, . This is the control of the parallel transfer unit 3 of the higher bit amount; The torus (output) is also implemented by a second comparison block 16. Thus, a comparison of the formed and directly predicted parity of a subglot allows, when a daan constructing an adder, to organize the detection of errors caused by a single fault: And 1 forming the transfer generation function, element. OR 2 formations of the transit function nepes oca, bit-sum formation unit 4,.