SU459855A1 - Логическа дифференцирующа цепочка - Google Patents

Description

1

Изобретение относитс  к квазиэлектронной АТС и коммутаторам, а также к устройствам автоматического регулировани .

Известна логическа  дифференцируюида  цепочка, содержаща  два формировател , объединенных но унравл ющему входу через инвертор. Недостатком подобного устройства  вл етс  большое количество элементов.

Цель изобретени  - упрощение схемы - достигаетс  тем, что управл ющий вход предлагаемой логической дифференцирующей цепочки подключен к первому входу первой схемы «И - ИЕ и через инвертор - к первому входу второй схемы «И - НЕ, первые входы третьей и четвертой схем «И - НЕ соедипеиы соответствеппо с пр мым и инверсным выходами триггера разрешени , а вторые входы этих же схем подключепы ко входным клемма.м тактовых импульсов, выходы второй и четвертой схем «И - НЕ соединены соответственно с инверсными входами триггеров разрешени  и запрета, выходы первой и третьей схем «И - НЕ подключены к пр мым входам триггеров разрешени  и запрета соответственно, а входы п той и шестой выходных схем «И - ИЕ соединены соответственно с пр мым и инверсным выходами триггеров разрешени  и запрета.

На чертеже представлена схема устройства.

Логическа  дифференцирующа  ценочка содержит схемы «И - ИЕ 1-6, инвертор 7, триггер разрешени  8, триггер запрета 9.

Схема работает следующим образом.

С приходом управл ющего сигнала на управл ющий вход логической дифференцирующей цепочки тактового импульса по шипе ТИ1 на выходе схемы «И-ИЕ 2 по вл етс  логический нуль, который перебрасывает триггер разрешепи  8. Логическа  единица с инверспого выхода триггера разрешени  ноступает на первый вход схемы «И-ИЕ 5, на втором входе которой оказываетс  единица с пр мого выхода триггера заирета 9. Иа выходе схемы «И- НЕ 5 по вл етс  нуль. Единица с ииверсиого выхода триггера разрешени  поступает на вход схемы «И - ИЕ 4. С приходом тактового импульса па шине TPI 2 триггер запрета 9 перебрасываетс , и с пр мого его выхода на второй вход схемы «И - ИЕ 5 поступает нуль. Иа ее выходе по вл етс  единица. По окончании сигнала на управл ющем входе и с приходом тактового импульса по щине ТИ 1 на входе схемы «И - ИЕ 1 по вл етс  нуль. Триггер разрешени  8 устанавливаетс  в исходное положение, и с его пр мого выхода па первый вход схемы «И - ИЕ б и схемы «И - НЕ 3 поступает единица. Иа второй вход схемы «И - НЕ 6 поступает единица с инверсного выхода триггера запрета 9. На входе схемы «И - НЕ 6 по вл етс  нуль. С приходом тактового импульса по шине ТИ 1 на схему «И - НЕ 3 на ее выходе по вл етс  нуль, триггер запрета перебрасываетс . На второй вход схемы «И-НЕ 6 с инверсного выхода триггера запрета поступает нуль, на выходе схемы «И - НЕ 6 по вл етс  единица.

Схема логической дифференцирующей цепочки вновь готова к поступлению сигнала по управл ющему входу.

Предмет изобретени 

Логическа  дифференцирующа  цепочка, содержаща  щесть схем «И - НЕ, инвертор, триггер разрешени  и триггер запрета, отличающа с  тем, что, с целью упрощени  схемы, управл ющий вход логической дифференцирующей цепочки подключен к первому входу первой схемы «И - НЕ и через инвертор - к первому входу второй схемы «И - НЕ, первые входы третьей и четвертой схем «И - НЕ соединены соответственно с пр мым и инверсным входами триггера разрешени , а вторые входы этих же схем подключены ко входным клеммам тактового

питани , выходы второй и четвертой схем «И - НЕ соединены соответственно с инверсными входами триггеров разрешени  и запрета, выходы первой и третьей схем «И - НЕ подключены к пр мым входам триггеров

разрешени  и запрета соответственно, а входы п той и шестой выходных схем «И - НЕ соединены соответственно с пр мым и инверсным выходами триггеров разрещени  и запрета.