SU364964A1 - Всесоюзная пат?111110-1шяп?! - Google Patents
Всесоюзная пат?111110-1шяп?!Info
- Publication number
- SU364964A1 SU364964A1 SU1446850A SU1446850A SU364964A1 SU 364964 A1 SU364964 A1 SU 364964A1 SU 1446850 A SU1446850 A SU 1446850A SU 1446850 A SU1446850 A SU 1446850A SU 364964 A1 SU364964 A1 SU 364964A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- trigger
- switching
- input
- zero
- output
- Prior art date
Links
Landscapes
- Electronic Switches (AREA)
Description
1
Изобретение относитс к области цифровой вычислительной техники и дискретной автоматики .
Известен регистр сдвига, выполненный на логических элементах И - НЕ (ИЛИ - НЕ), каждый разр д которого содержит три триггера с раздельным запуском - один пам ти и два коммутационных, причем единичный выход первого коммутационного триггера соединен с единичным входом второго, нулевой - с единичным входом триггера пам ти, нулевой выход второго коммутационного триггера соединен с нулевым входом триггера пам ти и со вторым нулевым входом первого коммутационного триггера, а первые нулевые входы коммутационных триггеров - со входом тактовых импульсов, нулевой выход триггера пам ти соединен с единичным входом коммутационного триггера последующего разр да регистра. Однако эта схема может иметь логические сост зани .
В предлагаемом изобретепии с целью устранепи сост заний логических элементов единичный выход триггера пам ти соединен с единичным входом первого коммутационного триггера, второй пулевой вход первого коммутационного триггера - с единичным выходом второго коммутационного триггера предыдущего разр лда; между разр дами включен дополнительный логический элемент, выход которого соединен со вторым нулевым входом второго коммутационного триггера, а вход - единичным выходом второго коммутационного триггера предыдущего разр да.
На фиг. 1 приведена схема регистра сдвига; на фиг. 2 - его временные диаграммы.
Разр д регистра сдвига, построепного на логических элементах /п И - НЕ (ИЛИ -
НЕ), содержит три триггера с раздельным запуском - триггер 2 пам ти и два коммутационных триггера 3, 4. Единичный выход 5 триггера 2 пам ти соединен с единичным выходом 6 первого коммутационного триггера 3,
единичный выход 7 которого соединен с единичным входом 8 другого коммутационного триггера 4, а нулевой выход 9 - с единичным входом 10 триггера 2 пам ти. Два нулевых входа 11, 12 первого коммутационного триггера 3 соединены попарно с шипой 13 тактовых импульсов и единичным выходом 14 второго коммутационного триггера 4 предыдущего разр да.
Нулевой выход 15 второго коммутационпого
триггера 4 соединен с нулевым входом 16 триггера 2 пам ти, а два пулевых входа 17, 18 второго коммутационного триггера 4 соединены попарпо с шиной 13 тактовых импульсов и с выходом 19 дополнительного логического элемента 20, вход 21 которого соединен
с единичным выходом 14 второго коммутационного триггера 4 нредыдущего разр да.
Дл устранени сост заний логических схем основу разр да регистра составл ет триггер, тина Т, в котором отсутствует блокирующа св зь со второго коммутационного триггера на первый, причем управление направлением переключени последующего разр да производитс сигналами с логического элемента /i2 и дополнительного логического элемента 20.
Как видно из временных диаграмм (фиг. 2) переключение этих сигналов происходит в моменты пауз между тактовыми импульсами, т. е. когда никакой разр д переключатьс не может.
Предмет изобретени
Регистр сдвига выполненный на логических элементах И - НЕ (ИЛИ - НЕ), каждый разр д которого содержит три триггера с раздельным запуском - один пам ти и два коммутационных , причем единичный выход первого коммутационного триггера соединен с единичным входом второго, нулевой - с единичным входом триггера пам ти, нулевой выход второго коммутационного триггера соединен с нулевым входом триггера пам ти, а первые нулевые входы коммутационных триггеров - со входом тактовых импульсов, отличающийс тем, что, с целью устранени сост зани логических элементов, еДиМичный выход триггера пам ти соединен с единичным входом первого коммутационного триггера, второй нулевой вход первого коммутационного триггера - с единичным выходом второго коммутационного триггера нредыдущего разр да , между разр дами включен дополнительный логический элемент, выход которого соединен со вторым нулевым входом второго
коммутационного триггера, а вход - с единичным выходом второго коммутационного триггера предыдущего разр да.
jmjg MmiWUin13
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1446850A SU364964A1 (ru) | 1970-06-04 | 1970-06-04 | Всесоюзная пат?111110-1шяп?! |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1446850A SU364964A1 (ru) | 1970-06-04 | 1970-06-04 | Всесоюзная пат?111110-1шяп?! |
Publications (1)
Publication Number | Publication Date |
---|---|
SU364964A1 true SU364964A1 (ru) | 1972-12-28 |
Family
ID=20453816
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1446850A SU364964A1 (ru) | 1970-06-04 | 1970-06-04 | Всесоюзная пат?111110-1шяп?! |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU364964A1 (ru) |
-
1970
- 1970-06-04 SU SU1446850A patent/SU364964A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1380570A (en) | Logical circuit arrangements | |
SU364964A1 (ru) | Всесоюзная пат?111110-1шяп?! | |
GB981296A (en) | Improvements in or relating to digital registers | |
SU444330A1 (ru) | Быстродействующий счетчик | |
SU482899A1 (ru) | Делитель на 5 | |
SU576662A1 (ru) | Делитель на 7 | |
SU387524A1 (ru) | Распределитель импульсов | |
SU450368A1 (ru) | - Триггер | |
SU488344A1 (ru) | Реверсивный распределитель | |
SU671034A1 (ru) | Делитель частоты импульсов на семь | |
SU437061A1 (ru) | Генератор цепеей маркова | |
SU495785A1 (ru) | Кольцевой распределитель | |
SU459857A1 (ru) | Триггер =типа | |
SU1190520A1 (ru) | Синхронный счетчик | |
SU364109A1 (ru) | Распределитель импульсов на потенциальных элед1ентах | |
SU437128A1 (ru) | Сдвигающий регистр | |
SU652618A1 (ru) | Ячейка пам ти сдвигового регистра | |
SU558405A1 (ru) | Делитель на 5 | |
SU373885A1 (ru) | Счетчик импульсов на потенциальных элементах | |
SU424133A1 (ru) | Пересчетная схема | |
SU614444A1 (ru) | Устройство накоплени цифрового интегратора | |
SU410555A1 (ru) | ||
SU617846A1 (ru) | Делитель частоты на шесть | |
SU1003359A1 (ru) | Однотактный кольцевой счетчик единичного кода | |
SU491131A1 (ru) | Триггерный регистр с использованием сигналов несоответстви |