SU1705876A1 - Устройство дл контрол блоков оперативной пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  функционального контрол  блоков оперативной пам ти. Устройство содержит элементы И 1-5, первый 6 и второй 7 генераторы псевдослучайной последовательности , коммутатор 8, провер емый блок 9 оперативной пам ти, регистр 10, генератор 11, триггеры 12, 13, элемент задержки 14, блок 15 сравнени , первый 16, второй 17, третий 18 и четвертый 19 входы задани  режима, сигнальный выход 20, вторую 21 и первую 22 группы инверторов, информационные входы 23, 24, элемент НЕ 25, адресные выходы 26 устройства, выход 27 записи чтени  устройства, информационные выходы 28, информационные входы 29, Устройство позвол ет формировать произвольные адресные и информационные последовательности , что позвол ет повысить достоверность контрол  блоков оперативной пам ти. 2 табл., 3 ил. « Ё

Description

20

VI

О

ел

00

vi

с

Изобретение относитс  к области вычислительной техники и может быть использовано дл  функционального контрол  блоков оперативной пам ти.

Целью изобретени   вл етс  повышение достоверности контрол  устройства.

На фиг, 1 приведена функциональна  схема устройства дл  контрол  блоков оперативной пам ти; на фиг. 2 - функциональна  схема группы инверторов; на фиг. 3 - функциональна  схема генератора псевдослучайной последовательности,

На фиг, 1-3 обозначены: элементы И1-5, первый 6 и второй 7 генераторы псевдослучайной последовательности, коммутатор 8, провер емый 9 блок оперативной пам ти, регистр 10, генератор 11, триггеры 12 и 13, элемент 14 задержки, блок 15 сравнени , первый 16, второй 17, третий 18 и четвертый 19 входы задани  режима устройства, сигнальный выход 20 устройства, втора  21 и перва  22 группа инверторов, информационные входы 23, 24, элемент НЕ 25, адресные 26 выходы устройства, выход записи-чтени  27 устройства, информационные выходы 28 устройства, информационные 29 входы устройства, сумматоры по модулю два 30-32, входы 33-36 группы интерторов , выходы 37-39 группы инверторов, сумматор по модулю два 40, регистр 41, выходы 42-44 генератора псевдослучайной последовательности, входы 45-48 генератора псевдослучайной последовательности.

Устройство работает следующим образом .

Необходимо отметить, что многочлены обратной св зи генераторов 6 и 7  вл ютс  многочленами n-й степени, принадлежащие максимальному показателю. Это означает, что все ненулевые выходные последовательности имеют период 2п-1 (п - разр дность регистра, который используетс  в генераторе). Такой генератор называетс  генератором максимального периода.

Перед началом работы в генератор б записываетс  значение кода NI (асе единицы +1 , с учетом многочлен обратной св зи ), в генератор 7 значение кода N2 - NI +1. На вход 16 подаетс  О, что означает, что контроль блока 9 пам ти будет проводитьс  с пр мыми значени ми адресов и данных . Регистр 10 установлен в состо ние 1 на его выходах, а триггер 13-е состо ние О на его пр мом выходе (цепи начальной установки регистра 10 и триггера 13 условно не показаны).

На фиг. 1 также условно не показан сигнал обращени  к прозер емому Блоку one ративной пам ти, так как указанный сигнал

не вли ет на достижение положительного эффекта.

При поступлении на вход 18 сигнала О, а на вход 19 сигнала 1 с генератора 11 на

входы синхронизации генератора 6 и 7 поступают синхроимпульсы. Тем самым начинаетс  перебор всех состо ний генераторов 6 и 7 с максимальным периодом. Триггер 13 установлен в О, что определ ет режим за0 писи информации в провер емый блок 9 пам ти .

В табл. 1 приведен возможный пример изменени  адресов и информации, которые поступают в блоке 9 дл  трех разр дного

5 генератора псевдослучайной последовательности .

Как видно из табл. 1, в адрес (011) записываетс  информаци  (101), т.е. адрес следующей  чейки блока 9 пам ти и т.д. При

0 значении всех единиц на выходах генератора 6 сработает элемент И1, что приведет к тому, что синхроимпульсы с генератора 11 переключает триггер 13 в единичное состо ние на пр мом выходе. Тот же импульс

5 установит генератор 7 в единичное состо ние на его выходах. Начинаетс  режим считывани  из блока 9 пам ти.

В режиме считывани  по адресу, определ емому регистром 10, считываетс  ин0 формаци , котора  записываетс  в тот же регистр 10. Так как первоначально регистр 10 был установлен в состо ние 1 на его выходах, то считаетс  информаци  (011) (см. табл. 1). Далее по адресу (011) считываетс 

5 (101, и т.д. Таким образом, осуществл етс  режим кольцевой проверки блока 9 оперативной пам ти.

При поступлении на вход 19 О, а на вход 18 1 на пр мом выходе триггера 12

0 установитс  О, что означает окончание проверки ОЗУ. На инверсном выходе триггера 12 установитс  1. котора  разрешает сравнение содержимого регистра 10 и генератора 7, который работает синхронно с ре5 гистром 10. Если содержимое регистра 10 и генератора 7 равно, то блок 9 пам ти работает правильно, а противном случае - блок пам ти неисправен.

Второй згап контрол  заключаетс  в

0 проверке блока 9 пам ти с инверсными значени ми адресов и данных. Дл  этого на вход 16 подаетс  1. Установка триггеров, регистра и генераторов 6 и 7 осуществл етс  так же, как и в предыдущем случае, за

5 исключением того, что регистр 10 устанавливаетс  в состо ние О на всех своих выходах .

В табл. 2 приведен возможный пример изменени  адресов и информации, поступающей а блок 9 пам ти при контроле.

Второй этап контрол  обеспечивает контроль нулевой  чейки, котора  не была проверена на первом этапе контрол .

Преимущества предлагаемого устройства дл  контрол  блоков оперативной па- м ти следующие: осуществл етс  псевдослучайный перебор адресов и данных при записи и чтении, что приводит к более высокой достоверности контрол  по сравнению с известным устройством. При этом обратные св зи регистров, которые используютс  в генераторах 6 и 7, могут быть заданы произвольно, что будет обеспечивать различные тестовые последовательности , используемые дл  контрол ; при контроле блоков оперативной пам ти нет необходимости знать эталонную сигнатуру, количество считываний каждый раз может быть произвольным.

Устройство может быть использовано дл  веро тностного контрол  блоков оперативной пам ти. Достоверность контрол  может быть повышена за счет использовани  генераторов с различными многочленами обратной св зи.

Claims (1)

1. Формула изобретени  Устройство дл  контрол  блоков оперативной пам ти, содержащее коммутатор, первый триггер, элемент задержки, генера- тор, первый и второй элементы И, первую группу инверторов, причем выходы коммутатора  вл ютс  адресными выходами устройства , выходы инверторов первой группы - информационными выходами уст- ройства, отличающеес  тем, что, с целью повышени  достоверности контрол , в устройство введены первый и второй генераторы псевдослучайной последовательности , второй триггер, третий - п тый элементы И, втора  группа инверторов, элемент НЕ, блок сравнени  и регистр, выходы которого соединены с входами первой группы блока сравнени  и с информационными входами первой группы коммутатора, ин- формационные входы второй группы которого соединены с выходами инверторов второй группы, входы группы которой соединены с соответствующими выходами первого генератора псевдослучайной последовател ности, входы инверторов первой и второй групп объединены и  вл ютс  первым входом задани 

   режима устройства, входы установки в исходное состо ние первого и второго генераторов псевдослучайной последовательности объединены и  вл ютс  вторым входом задани  режима устройства, выходы второго генератора псевдослучайной последовательности соединены с входами первой группы инверторов первой группы, выходы которой соединены с входами второй группы блока сравнени , информационные входы регистра  вл ютс  информационными входами первой группы устройства, вход синхронизации регистра соединен с выходом элемента задержки, вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с вторым входом третьего элемента И, выходом второго элемента И и входами синхронизации первого и второго генераторов псевдослучайной последовательности,пр мой выход первого триггера соединен с вторым входом четвертого элемента И, управл ющим входом коммутатора и  вл етс  выходом записи-чтени  устройства, инверсный выход первого триггера соединен с третьим входом третьего элемента И, выход которого соединен с входом синхронизации первого триггера, выходы первого генератора псевдослучайной последовательности .подключены к входам первого элемента И, выход которого соединен с первым входом третьего элемента И, выход генератора соединен с первым входом второго элемента И, второй вход которого соединен с пр мым выходом второго триггера, инверсный выход которого соединен с вторым входом п того элемента И. первый вход которого соединен с выходом блока сравнени , выход п того эпемента И  вл етс  синильным выходом устройства, входы установки в и в О второго триггера  вл ютс  соответственно третьим и четвертым входами задани  режима устройства, информационные входы первого и второго генераторов псевдослучайной последовательности - соответственно информационными входами второй и третьей групп устройства, выход третьего элемента И соединен с входом элемента НЕ, выход которого соединен с входами установки в Г второго генератора псевдослучайной последовательности, пр мой выход второго триггера - с входом генератора.

   Таблица 1

   31

   38

   36 -

   Таблица2

   RG

   42

   43

   41

   44