SU1550588A2 - Device for monitoring permanent memory - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, предназначено дл  использовани  в составе стендов проверки блоков посто нной пам ти и  вл етс  усовершенствованием устройства по авт. св. N 1341683. Цель изобретени  - повышение достоверности контрол  и расширение области применени  устройства за счет обеспечени  обхода  чеек пам ти с несанкционированным доступом в процессе контрол . Устройство содержит генератор 1 импульсов, блок 2 местного управлени , распределитель 8 импульсов, элементы ИЛИ 9, 29 И 30, счетчик 10 адресов, блок 12 контрол  по модулю, блок 13 сравнени , элементы И 15, 27 и 28, элемент НЕ 16, одноразр дный блок 17 пам ти, регистры 21 - 24, коммутатор 25, блок 26 сумматоров по модулю два. Пословный контроль пам ти дополнен контрольным суммированием массива, разница между контрольной суммой, записанной в блоке посто нной пам ти, и полученной суммой, котора  не учитывает слова с адресами, отмеченными в блоке одноразр дной пам ти, компенсируетс  кодом коррекции контрольной суммы. 1 ил.The invention relates to computing technology, is intended for use in the composition of test benches of fixed memory blocks, and is an improvement of the device according to the author. St. N 1341683. The purpose of the invention is to increase the reliability of the control and expand the field of application of the device by ensuring the bypass of memory cells with unauthorized access during the control process. The device contains a pulse generator 1, a local control unit 2, a pulse distributor 8, elements OR 9, 29, and 30, a counter of 10 addresses, a control unit 12 modulo, a comparison unit 13, AND elements 15, 27 and 28, a HE element 16, one-bit a single memory block 17, registers 21-24, a switch 25, a modulo-two block 26. The word-by-word memory control is supplemented with a check summation of the array, the difference between the checksum recorded in the fixed memory block and the resulting sum, which does not take into account words with addresses marked in the single-bit memory block, is compensated by the checksum correction code. 1 il.

Description

Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в составе стендов проверки посто нных запоминающих устройств .The invention relates to computing and is intended for use in the composition of the test stands of permanent storage devices.

Цель изобретени  - повышение достоверности контрол  и расширение области применени  устройства за счет Обеспечени  обхода  чеек пам ти с Несанкционированным доступом в процессе контрол .The purpose of the invention is to increase the reliability of control and expand the field of application of the device by providing a bypass of memory cells with unauthorized access during the control process.

На чертеже изображена функциональна  схема предлагаемого устройства.The drawing shows a functional diagram of the proposed device.

Устройство содержит генератор 1 Импульсов, блок 2 местного управлени , состо щий из триггера 3 пуска первого элемента И 4, первого элемента ИЛИ 5, вход 6 запуска, вход 7 останова, распределитель 8 импульсов , второй элемент ИЛИ 9 и счетчик 0 адресов.The device comprises a Pulse generator 1, a local control unit 2 consisting of the trigger 3 for the start of the first element AND 4, the first element OR 5, the start input 6, the stop input 7, the pulse distributor 8, the second element OR 9 and the address counter 0.

Устройство подключаетс  к контролируемому блоку 11 пам ти. Устрой- (1тво также содержит блок 12 контрол  модулю два, блок 13 сравнени , 14 конечного адреса, второй элемент И 15, элемент НЕ 16, одноразр дный блок 17 пам ти, информационный вход 18, управл ющий вход 19, актовый вход 20 и регистры, 21-24, коммутатор 25, блок 26 с/мматоров ijio модулю два, третий 27 и четвертый 28 элементы И, третий 29 и чет- лертый 30 элементы ИЛИ„ вход 31 Код коррекции и выход 32 Ошибка.The device is connected to a monitored memory block 11. The device (1 also contains a module 12 of control module two, a block 13 of comparison, 14 of the final address, the second element 15, the element 16, a one-bit memory block 17, information input 18, control input 19, act input 20 and registers , 21-24, switch 25, block 26 s / mmators ijio module two, third 27 and fourth 28 elements AND, third 29 and fourth 30 elements OR “input 31 Correction code and output 32 Error.

Устройство работает следующим образом .The device works as follows.

Предварительно в блок 17 записывают исходную информацию, т.е. по адресам блока пам ти, которые необходимо обойти счетчику 10 адреса (например, слова по этим адресам не прошиты), с входа 18 по сигналам входа 19 записываютс  единицы. В регистр 22 записываетс  код коррекции контрольной суммы, который представл ет собой дополнительный код к числу, полученному в результате поразр дного сложени  по модулю два слов, которые не опрашиваютс  в соответствии с информацией, записанной в блоке 17 одноразр дной пам ти. Счетчик 10 и регистры 21-24 в исходном состо нии содержат код 000...00 (цепи установки кода на чертеже не показаны). Коммутатор 25 в исходном положении пропускает сигналы с выхода регистра 21 на вхол блока 26.Initially, initial information is recorded in block 17, i.e. The addresses of the memory block, which are to be bypassed by the address counter 10 (for example, the words at these addresses are not flashed), from the input 18, the signals from the input 19 are recorded. Register 22 records the checksum correction code, which is an additional code to the number obtained as a result of modulo two words that are not polled according to the information recorded in block 17 of the one-bit memory. Counter 10 and registers 21-24 in the initial state contain the code 000 ... 00 (the code setting circuits are not shown in the drawing). The switch 25 in the initial position transmits signals from the output of the register 21 to the input of the block 26.

По окончании записи исходной информации устройство готово к работе.Upon completion of the recording of the initial information, the device is ready for operation.

Сигнал с входа 6 разрешает подачу импульсов с генератора 1 через блок 2 на распределитель 8 импульсов. Распределитель 8 импульсов опрашивает контролируемый блок 11 пам ти. В последней  чейке пам ти блока 11 записан дополнительный код суммы по модулю два всех чисел, хран щихс  в предыдущих  чейках пам ти.The signal from input 6 allows the supply of pulses from the generator 1 through block 2 to the distributor 8 pulses. The pulse distributor 8 polls the monitored memory block 11. In the last memory cell of block 11, an additional sum code modulo two of all the numbers stored in the previous memory cells is recorded.

00

5five

00

5five

Информаци , считанна  по адресу, сформированному на счетчике 10 адреса , поступает через регистр 21 в блок 12 контрол  по модулю. Результат контрол  поступает на один из входов элемента И 15, на другой вход которого поступает информаци  с блока 17. В том случае, если в блоке 1 7 по этому адресу записан ноль, то сигнал с блока 17 через элемент НЕ 16 пропускает результат контрол  с блока 12 контрол  по модулю. При этом, сигнал неисправности, выработанный блоком 12 контрол  по модулю, пропускаетс  на вход триггера 3 и устройство останавливаетс  по неисправности на выбранном адресе. Если же в блоке пам ти 17 по данному адресу записана единица, то сигнал неисправности блокируетс , следовательно , адрес будет обойден. Содержимое регистра 21 суммируетс  с содержимым ,Information read at the address generated on the address counter 10 is fed through register 21 to the control unit 12 modulo. The result of the control is sent to one of the inputs of the element 15, to the other input of which information is received from block 17. In the block 1 7 at this address recorded zero, the signal from block 17 through the element 16 passes the result of the control from the block 12 control by module. In this case, the malfunction signal generated by the module 12 of the modulo control is passed to the input of the trigger 3 and the device stops due to a malfunction at the selected address. If a unit is recorded in the memory block 17 at this address, the malfunction signal is blocked, therefore, the address will be bypassed. The contents of register 21 are summed with the contents

регистру 24, на котором хранитс  сумма всех предыдущих слов контролируемого блока посто нной пам ти. В том случае, если в блоке 17 одноразр дной пам ти по данному адресу хранитс  ноль, то сигнал с распределител  8 импульсов через элемент И 27 производит запись суммы в регистр 23, и следующий за ним через элемент И 28 сигнал распределител  8 переза- 5 писывает сумму в регистр 24. Если же в блоке 17 одноразр дной пам ти по данному адресу записана единица, она через элементы НЕ 16, а также элементы И 27 и 28 блокирует сигналы записи на регистры 23 и 24, содержимое которых не мен етс . Следующим сигналом распределител  8 импульсов увеличиваетс  на единицу содержимое счетчика 10 адреса. По достижении конечного адреса содержимое счетчика 10 адреса совпадает с кодом на входе 14, блок 13 сравнени  переключает коммутатор 25, происходит суммирование сформированной в регистреregister 24, which stores the sum of all previous words of the monitored block of permanent memory. In the event that in block 17 of one-bit memory at this address zero is stored, then the signal from the distributor 8 pulses through AND 27 records the sum in register 23, and the next distributor 8 signal following it through AND 28 overwrites the sum is in register 24. If in block 17 a one-bit memory at this address is recorded one, it blocks NOT 16 as well as AND 27 and 28 blocks the write signals to registers 23 and 24, the contents of which do not change. The next signal of the pulse distributor 8 increases by one the contents of the address counter 10. Upon reaching the final address, the contents of the counter 10 address coincides with the code at the input 14, the comparison block 13 switches the switch 25, the summation formed in the register occurs

00

00

5five

5five

24 суммы с кодом коррекции контрольной суммы и сигнал с блока 13 через элемент ИЛИ 29 записывает сформированный таким образом код в регистр 2324 sums with a checksum correction code and a signal from block 13 through the element OR 29 writes the code generated in this way into register 23

В том случае, если в контролируемом блоке имеютс  кратные ошибки, невы вленные пословным контролем, например по модулю два, результирующий код в регистре 23 будет отличатьс  от кода 00...О, и на выходе элемента .ИЛИ 30, т.е. на выходе 32 устройства будет сигнал единичного уровн . Если же ошибки в блоке 11 отсутствуют, результирующий код в регистре 23 имеет вид 00...О, и на выходе 32 устройства будет сигнал ну- .левого уровн .In the event that in the controlled block there are multiple errors that are not detected by word-of-control, for example modulo two, the result code in register 23 will differ from code 00 ... O and at the output of the element. OR 30, i.e. output device 32 will signal a single level. If there are no errors in block 11, the result code in register 23 is 00 ... O, and the output of 32 devices will have a zero-level signal.

Claims (1)

Формула изобретени Invention Formula Устройство дл  контрол  посто нной пам ти по авт. св. N° 1341683, отличающеес  тем, что, с целью повышени  достоверности контрол  и расширени  области применени  устройства за счет обеспечени  обхода  чеек пам ти с несанкционированным доступом в процессе контрол , в него введены коммутатор, блок сумматоров по модулю два, второй и третий регистры, третий и четвертыйDevice for monitoring the permanent memory by aut. St. N ° 1341683, characterized in that, in order to increase the reliability of control and expand the field of application of the device by ensuring bypass of memory cells with unauthorized access during the control, a switch, a unit of modulators two, the second and the third registers, the third and fourth 58865886 элементы И, третий и четвертый элементы ИЛИ, причем выход блока сравнени  соединен с управл ющим входом коммутатора и первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, выход элемента НЕ подключен к первым входам третьего и четвертого элементов И, вторые входы которых соединены соответственно с шестым и седьмым выходами распреелител  импульсов, выходы третьего элемента ИЛИ и четвертого элемента И подключены соответственно к управл ющим входам второго и третьего регистров , выход первого регистра соединен с первым информационным входом коммутатора, второй информационный вход которого  вл етс  входом Код коррекции устройства, выход коммутатора соединен с первым входом блока сумматоров по модулю два, второй вход которого подключен к выходу третьего регистра, выход блока сумматоров по модулю два соединен с информационным входом второго регистра, выходы второго регистра соединены поразр дно с информационными входами третьего регистра и входами четвертого элемента ИЛИ, выход которого  вл етс  выходом Ошибка устройства.AND elements, the third and fourth OR elements, wherein the output of the comparison unit is connected to the control input of the switch and the first input of the third OR element, the second input of which is connected to the output of the third AND element, the output of the element is NOT connected to the first inputs of the third and fourth AND elements, the second the inputs of which are connected respectively to the sixth and seventh outputs of the pulse distributor, the outputs of the third element OR and the fourth element I are connected respectively to the control inputs of the second and third registers, the output is first the register is connected to the first information input of the switch, the second information input of which is an input Device correction code, the switch output is connected to the first input of the modulo two adders block, the second input of which is connected to the third register output, the output of the modulo adders block two is connected to the information input the second register, the outputs of the second register are connected bitwise with the information inputs of the third register and the inputs of the fourth OR element, the output of which is the output Device Error va.