SU1695310A1 - Устройство дл контрол цифровых узлов - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  проверки исправности многовыходных цифровых узлов. Целью изобретени   вл етс  повышение достоверности контрол . Устройство содержит тактовый генератор 1, счетчик 2, дешифратор 3, коммутатор 4, преобразователь 6 формата кодов, m-входовых сумматоров 7.1-7.К по модулю два и сигнатурный анализатор 8. С помощью преобразовател  формата кодов осуществл етс  распределение выходов контролируемого цифрового узла по К сумматорам по модулю два таким образом, чтобы взаимно инверсные выходы были подключены к разным сумматорам. 2 ил.

Description

I

О

чэ ел

OJ

о

Фиг.1

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  проверки исправности многовыходных цифровых узлов.

Цель изобретени  - повышение достоверности контрол .

На фиг.1 представлена функциональна  схема предложенного устройства; на фиг.2 - функциональна  схема преобразовател  формата кодов.

Устройство (фиг.1) содержит тактовый генератор 1, счетчик 2, дешифратор 3, коммутатор 4, контролируемый цифровой узел 5, преобразователь б формата кодов,К т- входовых сумматоров 7 по модулю два и сигнатурный анализатор 8.

Преобразователь б форматов кодов (фиг.2)содержит mi-разр дный регистр 9 (т - количество выходов в одной группе выходов преобразовател ; I - старша  часть адреса запоминающего устройства 10), m устройств 10, каждое из которых имеет (К-Н) адресных входов (К - младша  часть адреса ), К информационных выходов, а также входы управлени  считыванием, количество которых определ етс  конкретным типом устройства 10.

Сущность изобретени  заключаетс  в том, что введение преобразовател  б формата кодов позвол ет путем его настройки под каждый тип контролируемого узла осуществить распределение выходов контролируемого узла по входам К сумматоров 7 по модулю два таким образом, чтобы избежать компенсаций, ошибок при суммировании в каждом из К сумматоров по модулю два, т.е. распределение осуществл етс  таким образом , чтобы выходы контролируемого узла с взаимно инверсными состо ни ми или с более сложными взаимозависимост ми были поданы на разные сумматоры.

Устройство работает следующим образом .

Непосредственно перед контролем цифрового узла 5 в зависимости от его типа производитс  коммутаци  коммутатора 4, заключающа с  в механическом или электрическом соединении, в зависимости от конкретного выполнени  коммутатора 4, группы выходов счетчика 2 с входами дешифратора 3, другой группы выходов счетчика 2 и выходов дешифратора 3 с входами узла 5, выхода старшего разр да счетчика 2 С управл ющим входом Старт-стоп сигнатурного анализатора 8 и соединении выходов узла 5 с входами преобразовател  6, т.е. соединении п выходов узла 5 () с К адресными входами всех m запоминающих устройств 10 в произвольном пор дке при условии, что каждый из п выходов узлов 5

соединен только с одним адресным входом только одного из m устройств 10. Одновременно с коммутацией коммутатора 4 или непосредственно за ней производитс  настройка преобразовател  б, котора  заключаетс  в записи в регистр 9 настройки преобразовател  6 управл ющего слова, разр дность которого гпМ, где m - количество запоминающих устройств 10 преобразовател  6, а I - количество адресных входов каждого устройства 10, которыми осуществл етс  его настройка. Управл ющее слово дл  каждого типа у$ла 5 определ етс  один раз на стадии отработки методики его проверки в составе устройства контрол  и может быть занесено в регистр 9 настройки с помощью пол  механических переключателей , клавиатуры либо загружаютс  автоматически из запоминающего устройства при

использовании устройства контрол  в комплексе с микроЭВМ и т.п. аппаратурой. Таким образом, после подачи слова настройки каждое устройство 10 преобразовател  кодов , в зависимости от его прошивки и комбинации разр дов на I адресных входах, однозначно распредел ет К сигналов с выхода узла 5, поданных на К-адресные входы по К выходам, и так как общее количество ПЗУ т, то происходит распределение К-т

выходных сигналов узла.

После настройки коммутатора 4 и преобразовател  6 под взаимодействием импульсов тактового генератора 1 счетчик 2 и подключенный к группе его выходов через

коммутатор 4 дешифратор 3 формирует тестовую последовательность, котора  с другой группы выходов счетчика и выходов дешифратора 3 поступает на узел 5 через коммутатор 4. Выходные п сигналов узла 5,

 вл ющиес  его реакци ми на тестовую последовательность , через коммутатор 4 подаютс  на входы преобразовател  6, т.е. на К адресные входы m устройств 10, считываема  из устройств 10 информаци  под управлением сигнала Выборка запоминающего устройства, вырабатываемого синхронно импульсам тактового генератора по адресам , определ емым сигналами на К и I адресных входах, представл ет собой

информацию, эквивалентную поданной на К адресные входы, но с измененным пор дком чередовани , согласно прошивке устройств 10 и управлению на 1-е части адреса.

Фазовый сдвиг между сигналами тактового генератора 1 и Выборка запоминающего устройства определ етс  конкретным типом устройства 10, т.е. его временем выборки адреса, максимальным циклом, считыванием и другими динамическими

параметрами. Таким образом, выходные сигналы узла 5 поступают на преобразователь 6, который в соответствии со словом управлени  распредел ет эти сигналы на входы Km-входовых сумматоров по rfiod 2, которые осуществл ют предварительную свертку параллельной mK-разр дной информации о реакции узла 5 в параллельную К-разр дную, котора  затем поступает на информационные входы К-канального сигнатурного анализатора 8, который под управлением тактовых импульсов от тактового генератора 1 осуществл ет окончательную свертку выходных реакций узла 5 в сигнатуру . Период контрол  определ етс  периодом сигнала на выходе старшего разр да счетчика 2, поступающего через коммутатор 4 на вход Старт-стоп анализатора 8 и управл ющего , таким образом началом и концом приема в него информации. Путем сравнени  полученной в анализаторе 8 сигнатуры с эталонной дл  данного типа цифрового узла 5 определ етс  исправность провер емого цифрового узла.

Смена тестового набора, т.е. переключение счетчика 2 в следующее состо ние и синхронно с ним изменением выходного набора дешифратора 3 происходит синхронно с фронтом сигнала тактового генератора 1, а защелкивание выходной реакции узла 5 на этот тестовый набор, преобразованный в более компактную К-разр дную форму преобразователем 6 и сумматорами 7, происходит синхронно со спадом синхроимпульса генератора 1.

Длительность импульса генератора 1 дл  обеспечени  стабильной работы устрой- свта, т.е. стабильной сигнатуры при исправном узле 5, должна быть не менее суммы

Claims (1)

1. времени задержек коммутатора 4, узла 5, преобразовател  6 и сумматоров 7. Формула изобретени  Устройство дл  контрол  цифровых узлов , содержащее тактовый генератор, счетчик , дешифратор и сигнатурный анализатор, причем выход тактового генератора соединен со счетным входом счетчика и с синхровхо- дом сигнатурного анализатора, перва  группа разр дных выходов  вл етс  группой выходов устройства дл  подключени  к первой группе ьходов контролируемого цифрового узла, группа выходов дешифратора  вл етс  группой выходов устройства дл 

   подключени  к второй группе входов контролируемого цифрового узла, группа информационных входов дешифратора соединена с второй группой разр дных выходов счетчика , выход старшего разр да которого соединен с входом Старт-стоп сигнатурного анализатора, отличающеес  тем, что, с целью повышени  достоверности контрол , в него введены преобразователь формата кодов, Km-разр дных сумматоров по

   модулю два (где К - количество групп выходов преобразовател  формата и m - количество выходов в одной группе выходов преобразовател , причем Ют п, где п - количество выходов контролируемого цифрового узла), группа информационных входов преобразовател  формата кодов  вл етс  группой входов устройства дл  подключени  к выходам контролируемого цифрового узла, К групп выходов преобразовател  кодов соединены соответственно с группами входов К сумматоров по модулю два, выходы которых соединены с информационными входами сигнатурного анализатора .

   Редактор М.Келемеш

   Составитель В.Ши нов Техред М.Моргентал

   Фиг. 2

   Корректор Э.Лончакова