SU1552189A1 - Устройство дл контрол программ - Google Patents

Устройство дл контрол программ Download PDF

Info

Publication number
SU1552189A1
SU1552189A1 SU884474401A SU4474401A SU1552189A1 SU 1552189 A1 SU1552189 A1 SU 1552189A1 SU 884474401 A SU884474401 A SU 884474401A SU 4474401 A SU4474401 A SU 4474401A SU 1552189 A1 SU1552189 A1 SU 1552189A1
Authority
SU
USSR - Soviet Union
Prior art keywords
group
inputs
output
outputs
elements
Prior art date
Application number
SU884474401A
Other languages
English (en)
Inventor
Виктор Людвигович Лясковский
Вера Анатольевна Никитина
Original Assignee
Войсковая часть 03444
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Войсковая часть 03444 filed Critical Войсковая часть 03444
Priority to SU884474401A priority Critical patent/SU1552189A1/ru
Application granted granted Critical
Publication of SU1552189A1 publication Critical patent/SU1552189A1/ru

Links

Landscapes

  • Debugging And Monitoring (AREA)

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в устройствах отладки программ, устройствах правильности выполнени  программ. Целью изобретени   вл етс  упрощение устройства. Устройство содержит схему 4 сравнени , регистры начала 6, конца 7 программы, эталонных адресов 13 и кода ошибки 15, коммутатор 5, триггер 8, дешифратор 9, формирователь импульсов 10, элемент задержки 11, группа 12 триггеров, группу элементов И. 1 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано в устройствах отладки программ, Устройствах правильности выполнения программ.
Целью изобретения является упрощение устройства.
На чертеже приведена схема устройства для контроля программ.
Устройство содержит адресный 1 и информационный 2 входы, выход 3 кода ошибки, схему 4 сравнения, коммутатор 5, регистры 6 начала и 7 конца программы, триггер 8, дешифратор 9, формирователь 10 импульсов, элемент 11 задержки, группу триггеров 12.112.N, регистр 15 ошибки.
Устройство работает следующим образом.
I 8 исходном состоянии в регистре р находится код адреса начала контроЖируемой программы, в регистре 7 од адреса конца контролируемой
I программы, а в каждом триггере регистра 13 - значения разрешенное™ (полагаем 1) или запрещенное™ (соответственно, полагаем О) обращения контролируемой программы к соответствующим этим триггерам блокам (зонам) памяти или устройствам. Коммутатор 5 подключает выход регистра. 6 к входу схемы 4 сравнения. На выходе Т-триггера 8 низкий потенциал,
На вход 1 устройства поступает. Код адреса счетчика команд ЭВМ (не Доказано). Значение текущего кода Адреса счетчика команд в схеме 4 ёравнения^сравнивается с значением Кода адреса начала контролируемой программы, записанным в регистре 6, Вели значения кодов на входах схемы 4 сравнения совпадают, то на ее выходе появляется единичный сигнал, Который поступает на счетный вход триггера 8, на выходе которого появляется единичный потенциал, поступающий на управляющий вход, коммутатора 5, подключая к его выходу регистр 7. Сигнал с выхода триггера 8 поступает на управляющий вход дешифратора 9 и разрешает поступление кодов блоков (зон) памяти или устройств ЭВМ, к которым в данный момент обращается программа, с входа 2 -на дешифратор 9. Текущий код блока (зоны) Памяти или устройства ЭВМ дешифрируется в элементе 9 и устанавливает соответствующий триггер 12 в единично' состояние. Таким образом фиксируются блоки (зоны) памяти или устройства, к которым обращается программа при выполнении.
Если значения кодов на входах схемы 4 сравнения совпадают, что соответствует окончанию контролируемой программы, то на ее выходе появляется импульс., который поступает на Т-триггер 8, устанавливая его в нулевое состояние. Коммутатор 5 вновь подключает к выходу регистр 6. Формирователь К) импульсов по заднему фронту импульса триггера 8 формирует импульс, открывающий блок элементов И 14 по второму входу. Сигналы на выходах соответствующих триггеров
12.1-12.Ν поступают на прямые входы соответствующих элементов И 14.1-14.Ν. На инверсный вход элемента И 14.1 (i = Ι,.,.,,Ν) поступает с. i-ro выхода регистра 13 сигнал 1, если контролируемая программа может обращаться к i-му блоку (зоне) памяти или устройству, или О’' - в противном случае. Поэтому если при выполнении контролируемой программы используется хотя бы один запрещенный блок (зона) памяти или устройство, то на выходе соответствующего элемента. И появляется импульс, который устанавливает соответствующий разряд регистра' 15 в единичное; состояние, сигнализируя об ошибке при выполнении контролируемой программы, заключающейся в обращении к недоступному блоку памяти или устройству. Если на выходе 3 устройства - нулевой код, значит запрещенного обращения при выполнении контролируемой программы не было.
Импульс с выхода формирователя 10 импульсов, задерживаясь в элементе 11, обнуляет триггеры 12.1-12.N. Устройство готово к дальнейшей работе.

Claims (1)

  1. Формула изобретения
    Устройство для контроля программ, содержащее схему сравнения, дешифратор, группу элементов И, элемент задержки и регистр эталонных адресов, причем группа информационных входов устройства соединена с группой информационньх входов дешифратора, выходы регистра.эталонных значений соединены с первыми входами элементов И групгы, отличающееся тем, что, с целью упрощения устройства, оно содержит коммутатор, триг5
    15 гер, регистры начала и конца программы, группу триггеров, регистр ошибки и формирователь импульсов, причем группа адресных входов устройства соединена с первой группой входов схемы сравнения, выход равенства которой соединен со счетным входом триггера, прямой выход которого соединен с тактовым входом дешифратора, с управляющим входом коммутатора, через формирователь импульсов с вторыми входами элементов И группы и через элемент задержки - с нулевыми входами триггеров группы, группы выходов регистров начального и ко
    189 6 нечного адреса соединены соответственно с первой и второй группами информационных входов коммутатора, группа выходов которого соединена с второй группой входов схемы сравнения, выходы дешифратора соединены с единичными входами соответствующих триггеров группы, прямые выходы триггеров группы соединены с третьими входами соответствующих элементов И . группы, выходы элементов И группы соединены с соответствующими входами регистра ошибки, выход которого является выходом кода ошибки устройства.
SU884474401A 1988-07-17 1988-07-17 Устройство дл контрол программ SU1552189A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU884474401A SU1552189A1 (ru) 1988-07-17 1988-07-17 Устройство дл контрол программ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884474401A SU1552189A1 (ru) 1988-07-17 1988-07-17 Устройство дл контрол программ

Publications (1)

Publication Number Publication Date
SU1552189A1 true SU1552189A1 (ru) 1990-03-23

Family

ID=21395712

Family Applications (1)

Application Number Title Priority Date Filing Date
SU884474401A SU1552189A1 (ru) 1988-07-17 1988-07-17 Устройство дл контрол программ

Country Status (1)

Country Link
SU (1) SU1552189A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1312582, кл. G 06 F 11/28, 1986. Авторское свидетельство СССР № 1357964, кл. G 06 Р 11/28, 1-987. *

Similar Documents

Publication Publication Date Title
US4325116A (en) Parallel storage access by multiprocessors
US4688172A (en) Initialization apparatus for a data processing system with a plurality of input/output and storage controller connected to a common bus
SU1082341A3 (ru) Устройство управлени в системе обработки данных
SU1541619A1 (ru) Устройство дл формировани адреса
US4047245A (en) Indirect memory addressing
GB2112975A (en) Error correction circuit arrangement
SU1552189A1 (ru) Устройство дл контрол программ
JPH0320776B2 (ru)
US4747039A (en) Apparatus and method for utilizing an auxiliary data memory unit in a data processing system having separate program and data memory units
JPS61267858A (ja) マイクロコンピユ−タ
KR910001545A (ko) Cpu 코어
SU1151962A1 (ru) Микропрограммное устройство управлени
JPS6461847A (en) Dma control circuit
SU1501065A1 (ru) Устройство дл контрол хода программ
SU1619290A1 (ru) Устройство обмена данными
SU1462308A1 (ru) Устройство переменного приоритета
SU1183979A1 (ru) Устройство для сбора информации о работе процессора
RU1783529C (ru) Устройство дл контрол программ
SU1539788A2 (ru) Устройство дл сопр жени двух магистралей
SU1513463A2 (ru) Устройство дл сопр жени электронной вычислительной машины с каналами св зи
SU1176346A1 (ru) Устройство дл определени пересечени множеств
SU1283760A1 (ru) Устройство дл управлени микропроцессорной системой
SU1674137A1 (ru) Устройство дл управлени пам тью программ и данных
SU1341636A1 (ru) Устройство дл прерывани программ
SU746504A1 (ru) Устройство дл определени экстремальных чисел