JPS61267858A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
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- JPS61267858A JPS61267858A JP61007311A JP731186A JPS61267858A JP S61267858 A JPS61267858 A JP S61267858A JP 61007311 A JP61007311 A JP 61007311A JP 731186 A JP731186 A JP 731186A JP S61267858 A JPS61267858 A JP S61267858A
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- Japan
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- circuit
- program
- signal
- reset
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Theoretical Computer Science (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロコンピュータに関し、とくに実行すべ
きプログラムの開始アドレスを複数個設定可能なマイク
ロコンピュータに関スル。
きプログラムの開始アドレスを複数個設定可能なマイク
ロコンピュータに関スル。
（従来技術）
一般に１マイクロコンピユータには実行すべきプログラ
ムの開始アドレスを設定する回路（以下、プログラムモ
ード設定回路という）。このプログラムモード設定回路
はマイクロコンピュータの外部端子から入力されるモー
ド設定信号（例えば割込信号）に応答するものであって
、複数のモード設定を行なうためには、通常第７図に示
されるように複数の外部端子が用いられる。第７図にお
いて、内部処理回Ｍ２は汎用レジスタ、ＡＬＵ、制御フ
ラグ等を含むＣＰＵ機能を具備し、プログラムカウンタ
３は命令群が格納されたＲＯＭ４に対してアドレスを供
給し、ＲＯＭ４から所望の命令を読み出す制御を行なう
。読み出された命令は命令レジスタ５に一時フエッチさ
れた後、命令デコーダ６によって解読される。このデコ
ーダ６から内部処理回路２を制御する各種制御信号が発
生される。
ムの開始アドレスを設定する回路（以下、プログラムモ
ード設定回路という）。このプログラムモード設定回路
はマイクロコンピュータの外部端子から入力されるモー
ド設定信号（例えば割込信号）に応答するものであって
、複数のモード設定を行なうためには、通常第７図に示
されるように複数の外部端子が用いられる。第７図にお
いて、内部処理回Ｍ２は汎用レジスタ、ＡＬＵ、制御フ
ラグ等を含むＣＰＵ機能を具備し、プログラムカウンタ
３は命令群が格納されたＲＯＭ４に対してアドレスを供
給し、ＲＯＭ４から所望の命令を読み出す制御を行なう
。読み出された命令は命令レジスタ５に一時フエッチさ
れた後、命令デコーダ６によって解読される。このデコ
ーダ６から内部処理回路２を制御する各種制御信号が発
生される。
内部処理回路２は内部バス１５に接続され、外部とのデ
ータ転送等はこの内部バス１５を通して行なわれる。
ータ転送等はこの内部バス１５を通して行なわれる。
ここで、マイクロコンピュータ１に複数のプログラムモ
ードを設定するには端子１２．１３からモ−ド指示信号
（Ｍｒ 、 Ｍｚ ）を入力し、これらの信号の１Ｈ“
１Ｌ”の組み合わせがモード制御回路８で判断され、こ
の例では４種類のモードを指示する信号が作成される。
ードを設定するには端子１２．１３からモ−ド指示信号
（Ｍｒ 、 Ｍｚ ）を入力し、これらの信号の１Ｈ“
１Ｌ”の組み合わせがモード制御回路８で判断され、こ
の例では４種類のモードを指示する信号が作成される。
これらの信号に基いて予め定められているアドレスがア
ドレス作成回路８で作成され、内部バスを通してプログ
ラムカウンタ３に入力される。この結果、２つのモード
指示信号Ｍｌ、Ｍｚに基いて４つのプログラム開始アド
レスを任意に設定することができるわけである。
ドレス作成回路８で作成され、内部バスを通してプログ
ラムカウンタ３に入力される。この結果、２つのモード
指示信号Ｍｌ、Ｍｚに基いて４つのプログラム開始アド
レスを任意に設定することができるわけである。
（解決すべき問題点）
しかしながら、従来のマイクロコンピュータは複数のモ
ードを設定するために複数の外部端子１２゜１３が必要
であるという欠点がある。
ードを設定するために複数の外部端子１２゜１３が必要
であるという欠点がある。
さらに、内部回路２を初期化可能な機能をもつマイクロ
コンピュータには、通常外部リセット端子１４が設けら
れておシ、この端子１４にリセット信号（ＲＥＤ）を入
力することによって、マイクロコンピュータのイニシャ
ライズが行なわれる。
コンピュータには、通常外部リセット端子１４が設けら
れておシ、この端子１４にリセット信号（ＲＥＤ）を入
力することによって、マイクロコンピュータのイニシャ
ライズが行なわれる。
入力されたリセット信号はノイズ除去／同期回路９を介
して、イニシャライズ制御回路１０に入力され、その出
力が内部処理回路２内の汎用レジスタのリセットやフラ
グのリセット等初期化に必要な制御を行なう信号として
使用される。一方、イニシャライズ（リセット）の他の
目的はプログラムカウンタに開始アドレスを設定するこ
とである。
して、イニシャライズ制御回路１０に入力され、その出
力が内部処理回路２内の汎用レジスタのリセットやフラ
グのリセット等初期化に必要な制御を行なう信号として
使用される。一方、イニシャライズ（リセット）の他の
目的はプログラムカウンタに開始アドレスを設定するこ
とである。
従って、リセット信号に応答するアドレス設定回路１１
が付加されておシ、これによってプログラムカウンタ３
をリセットすることにより、開始アドレス（リセットの
場合は０番地）を設定するようにしている。
が付加されておシ、これによってプログラムカウンタ３
をリセットすることにより、開始アドレス（リセットの
場合は０番地）を設定するようにしている。
しかし、リセットに基づく開始アドレスの設定は単に１
通夛のアドレスしか設定することができず、リセットに
基いて複数のアドレスを設定したい場合には、前述した
モード設定手段７，８を併用しなければならなかりた。
通夛のアドレスしか設定することができず、リセットに
基いて複数のアドレスを設定したい場合には、前述した
モード設定手段７，８を併用しなければならなかりた。
そのため、アドレス設定の作業が非常に煩雑で、かつ長
時間を要するという欠点があった。
時間を要するという欠点があった。
本発明の目的は非常に少ない数の外部端子を使って、複
数のプログラム開始アドレスが設定できるマイクロコン
ピュータを提供することである。
数のプログラム開始アドレスが設定できるマイクロコン
ピュータを提供することである。
（問題点を解決するための手段）
本発明は、所定の外部端子から入力されるパルス信号の
幅を検出する手段と、設定すべき複数のプログラム開始
アドレスが予め格納された手段と、前記検出手段の検出
結果に基いて前記格納手段の中から１つのアドレスを選
択し、これをプログラムアドレス指定手段に設定する手
段とを有することを特徴とする。
幅を検出する手段と、設定すべき複数のプログラム開始
アドレスが予め格納された手段と、前記検出手段の検出
結果に基いて前記格納手段の中から１つのアドレスを選
択し、これをプログラムアドレス指定手段に設定する手
段とを有することを特徴とする。
さらに、前記外部端子としてリセット端子が使用される
場合には、１つのリセットパルスで内部処理回路のイニ
シャライズとともに、任意の開始アドレスの設定を可能
としたマイクロコンピュータが得られる。
場合には、１つのリセットパルスで内部処理回路のイニ
シャライズとともに、任意の開始アドレスの設定を可能
としたマイクロコンピュータが得られる。
（実施例）
第１図は本発明の一実施例を示すマイクロコンピュータ
２０の内部ブロック図である。
２０の内部ブロック図である。
内部処理回路２．プログラムカウンタ３ 、 ＲＯＭ４
、命令レジスタ５．デコーダ６および内部バス１５は第
７図の従来のものと同様でよい。但し、本実施例では複
数のモード設定用の外部端子（第６図の１２および１３
）は不要である。本実施例ではリセット端子１４を外部
端子として使用して、複数の開始アドレス（０，数のプ
ログラムモード）が設定できる。
、命令レジスタ５．デコーダ６および内部バス１５は第
７図の従来のものと同様でよい。但し、本実施例では複
数のモード設定用の外部端子（第６図の１２および１３
）は不要である。本実施例ではリセット端子１４を外部
端子として使用して、複数の開始アドレス（０，数のプ
ログラムモード）が設定できる。
ｉ＠１図において、端子１４から入力されたリセットパ
ルス信号は２１イズ除去／同期回路９を介してイニシャ
ライズ回路１０に入力されるとともに、パルス幅測定回
路２１に導かれる。この回路２１は第２図に示す機能′
ｆ、有する。すなわち、信号線２３を介して供給された
リセットパルスは、そのパルス幅を判定するためにサン
プリング回路２５に入力される。サンプリング回路２５
はサンプリング信号発生回路２４から発生されるサンプ
リング信号に基いて、リセットパルスのパルス暢ｔ−判
定し、その長さに従って複数の選択信号の中から１つを
アドレス発生回路２６に送る。アドレス発生回路２６は
予め複数のアドレスを具備しておシ、前記選択信号に応
答して１つのアドレスがプログラムカウンタ３に入力さ
れる。
ルス信号は２１イズ除去／同期回路９を介してイニシャ
ライズ回路１０に入力されるとともに、パルス幅測定回
路２１に導かれる。この回路２１は第２図に示す機能′
ｆ、有する。すなわち、信号線２３を介して供給された
リセットパルスは、そのパルス幅を判定するためにサン
プリング回路２５に入力される。サンプリング回路２５
はサンプリング信号発生回路２４から発生されるサンプ
リング信号に基いて、リセットパルスのパルス暢ｔ−判
定し、その長さに従って複数の選択信号の中から１つを
アドレス発生回路２６に送る。アドレス発生回路２６は
予め複数のアドレスを具備しておシ、前記選択信号に応
答して１つのアドレスがプログラムカウンタ３に入力さ
れる。
第２図の回路２５．２６の具体的な回路を第３図に示す
。サンプリング信号３３としてはリセットパルス幅よシ
周期の短いクロックパルス信号が用いられる。サンプリ
ング信号とリセットパルスとはＡＮＤゲート３０を介し
てカウンタもしくはタイマ回路３１に入力される。カウ
ンタ／タイマ回路３１はＡＮＩ）ゲート３０の出力に応
答してカウントアツプもしくはタイマー動作を実行する
。この様子を第４図の１２０Ｍマツプおよび第５図のタ
イミングチャートを参照して説明する。
。サンプリング信号３３としてはリセットパルス幅よシ
周期の短いクロックパルス信号が用いられる。サンプリ
ング信号とリセットパルスとはＡＮＤゲート３０を介し
てカウンタもしくはタイマ回路３１に入力される。カウ
ンタ／タイマ回路３１はＡＮＩ）ゲート３０の出力に応
答してカウントアツプもしくはタイマー動作を実行する
。この様子を第４図の１２０Ｍマツプおよび第５図のタ
イミングチャートを参照して説明する。
今、リセットパルスＮが入力されると、これはサンプリ
ング信号のパルス４個分の長さであるためカウンタ／タ
イマ３１は１４′を計数する。このようにして、リセッ
トパルスＢ、Ｃ，Ｄが入力されると、カウンタ／タイマ
３１は夫ｋ”６”、”８”。
ング信号のパルス４個分の長さであるためカウンタ／タ
イマ３１は１４′を計数する。このようにして、リセッ
トパルスＢ、Ｃ，Ｄが入力されると、カウンタ／タイマ
３１は夫ｋ”６”、”８”。
’ ｉｏ”を計数する。この計数結果はデコーダ３２で
解読され、その内容に応じて４つの選択信号３４〜３７
のうちの１つが出力される。仮に、信号３４が出力され
るとレジスタＡが選択され、その中に格納されている開
始アドレス（Ｏ番地）がプログラムカウンタ３にセット
される。この結果、ＲＯＭの“０番地°にあるＮＯＰ命
令がアクセスされる。
解読され、その内容に応じて４つの選択信号３４〜３７
のうちの１つが出力される。仮に、信号３４が出力され
るとレジスタＡが選択され、その中に格納されている開
始アドレス（Ｏ番地）がプログラムカウンタ３にセット
される。この結果、ＲＯＭの“０番地°にあるＮＯＰ命
令がアクセスされる。
なお、よシ長いリセットパルスが入力されるとその長さ
に応じてレジスタＢ、Ｃ，Ｄが夫々選択され、アドレス
１００，２００，４００が夫々プログラムカウンタ３に
セットされる。その場合には、例えばＩ１０コントロー
ル、表示コントロール、印字コントロール等のプログラ
ムが自動的に指定され、実行される。
に応じてレジスタＢ、Ｃ，Ｄが夫々選択され、アドレス
１００，２００，４００が夫々プログラムカウンタ３に
セットされる。その場合には、例えばＩ１０コントロー
ル、表示コントロール、印字コントロール等のプログラ
ムが自動的に指定され、実行される。
本発明はリセットパルス以外の他の外部入力信号（例え
ば割込信号）についても応用できる。第６図は割込信号
に本発明を適用した例を示す要部ブロック図である。
ば割込信号）についても応用できる。第６図は割込信号
に本発明を適用した例を示す要部ブロック図である。
割込端子４０から入力される割込信号（ＩＮＴ）は、割
込制御回路４１に入力され、プログラムカウンタ３の内
容（実行中のプログラムのアドレス）を退避処理やＣＰ
Ｕ（内部処理回路）２内のステータスの退避処理等が実
行される。これとともに、入力された割込信号は第２図
と同様のパルス幅測定回路２１に入力され、その幅が測
定される。割込信号のパルス幅を変更することによって
、割込開始アドレスを複数設定すること・ができる。こ
の結果、１本の割込端子を用いて複数の割込開始アドレ
スを任意に設定することができる。
込制御回路４１に入力され、プログラムカウンタ３の内
容（実行中のプログラムのアドレス）を退避処理やＣＰ
Ｕ（内部処理回路）２内のステータスの退避処理等が実
行される。これとともに、入力された割込信号は第２図
と同様のパルス幅測定回路２１に入力され、その幅が測
定される。割込信号のパルス幅を変更することによって
、割込開始アドレスを複数設定すること・ができる。こ
の結果、１本の割込端子を用いて複数の割込開始アドレ
スを任意に設定することができる。
（発明の効果）
以上のように、本発明によれば、外部パルス信号の幅に
基いて複数のプログラムモードを設定することができる
ので、非常に少ない（最低１本）端子でマイクロコンピ
ュータを構成できるという効果がある。とくに、割込信
号を外部パルス信号として加えることによって１本の割
込端子を使って複数の割込モードを設定することができ
る。
基いて複数のプログラムモードを設定することができる
ので、非常に少ない（最低１本）端子でマイクロコンピ
ュータを構成できるという効果がある。とくに、割込信
号を外部パルス信号として加えることによって１本の割
込端子を使って複数の割込モードを設定することができ
る。
さらに、リセット端子から入力されるリセット信号のパ
ルス幅を変えることによって、内部処理回路をイニシャ
ライズした後引き続きイニシャライズ後の複数のプログ
ラムを自動的に走らせることができるという優れた効果
を有する。
ルス幅を変えることによって、内部処理回路をイニシャ
ライズした後引き続きイニシャライズ後の複数のプログ
ラムを自動的に走らせることができるという優れた効果
を有する。
なお、リセット信号の場合、本来のリセットパルス暢以
上のパルス幅をもつリセット信号が必要であることは明
らかである。
上のパルス幅をもつリセット信号が必要であることは明
らかである。
第１図は本発明の一実施例のブロック図、第２図はその
要部回路機能図、第３図はアドレス発生回路の具体例を
示す回路ブロック図、第４図はＲＯＭマツプ、第５図は
タイミングチャート、第６図は本発明の他の実施例のブ
ロック図、第７図は従来のマイクロコンピュータの内部
ブロック図である。 ２・・・・・・内部処理回路、３・・・・・・プログラ
ムカウンタ、４・・・・・・ＲＯＭ、ｓ・・・・・・命
令レジスタ、６・・・・・・デコーダ、７・・・・・・
モード制御回路、８・・・・・・アドレス作成回路、１
２．１３・・・・・・外部モード端子、１４・・・・・
・リセット端子、１１・・・・・・アドレス設定回路、
２１・・・・・・パルス幅測定回路、２４・・・・・・
サンプリング信号発生回路、２５・・・・・・サンプリ
ング回路、２６・・・・・・アドレス発生レジスタ、３
１・・・・・・カラ／りもしくはタイマ、３２・・・・
・・デコーダ、４１・・・・・・割込制御回路。 第乙図
要部回路機能図、第３図はアドレス発生回路の具体例を
示す回路ブロック図、第４図はＲＯＭマツプ、第５図は
タイミングチャート、第６図は本発明の他の実施例のブ
ロック図、第７図は従来のマイクロコンピュータの内部
ブロック図である。 ２・・・・・・内部処理回路、３・・・・・・プログラ
ムカウンタ、４・・・・・・ＲＯＭ、ｓ・・・・・・命
令レジスタ、６・・・・・・デコーダ、７・・・・・・
モード制御回路、８・・・・・・アドレス作成回路、１
２．１３・・・・・・外部モード端子、１４・・・・・
・リセット端子、１１・・・・・・アドレス設定回路、
２１・・・・・・パルス幅測定回路、２４・・・・・・
サンプリング信号発生回路、２５・・・・・・サンプリ
ング回路、２６・・・・・・アドレス発生レジスタ、３
１・・・・・・カラ／りもしくはタイマ、３２・・・・
・・デコーダ、４１・・・・・・割込制御回路。 第乙図
Claims (1)
- 外部端子と、該外部端子から入力されるパルス信号の幅
を測定する手段と、複数のプログラム開始アドレスを格
納する手段と、前記測定手段の測定結果に基いて前記格
納手段の中から１つのプログラム開始アドレスを選択し
て読み出す手段とを有することを特徴とするマイクロコ
ンピュータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP680285 | 1985-01-18 | ||
| JP60-6802 | 1985-01-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61267858A true JPS61267858A (ja) | 1986-11-27 |
Family
ID=11648315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61007311A Pending JPS61267858A (ja) | 1985-01-18 | 1986-01-17 | マイクロコンピユ−タ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4992937A (ja) |
| JP (1) | JPS61267858A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS62153118A (ja) * | 1985-12-26 | 1987-07-08 | Sumitomo Chem Co Ltd | 易焼結性アルミナ粉末の製造法 |
| JPH0340606A (ja) * | 1989-07-07 | 1991-02-21 | Y E Data Inc | ロジツクｌｓｉのモード設定回路 |
Families Citing this family (2)
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| US5596761A (en) * | 1989-07-06 | 1997-01-21 | Ricoh Company, Ltd. | Central processing unit with internal register initializing means |
| JPH0540730A (ja) * | 1991-08-06 | 1993-02-19 | Mitsubishi Electric Corp | マイクロコンピユータ |
Citations (2)
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| DE2415365C3 (de) * | 1974-03-29 | 1983-12-08 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum Ausblenden von Impulsen, deren Dauer kürzer ist als eine vorgegebene Prüfdauer tp aus einer eingangsseitig anliegenden Folge digitaler Impulse |
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| CU21488A1 (es) * | 1982-07-26 | 1987-06-09 | Inst Central De Investigacion | Medidor lógico |
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-
1986
- 1986-01-17 JP JP61007311A patent/JPS61267858A/ja active Pending
-
1990
- 1990-03-22 US US07/501,332 patent/US4992937A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US4992937A (en) | 1991-02-12 |
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