SU1619290A1

SU1619290A1 - Устройство обмена данными

Info

Publication number: SU1619290A1
Application number: SU894669284A
Authority: SU
Inventors: Евгений Ярославович Ваврук
Original assignee: Предприятие П/Я В-8751
Priority date: 1989-03-30
Filing date: 1989-03-30
Publication date: 1991-01-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл построени высокопроизводительных процессоров или систем с магистральной структурой. Устройство обмена данными содержит блок 1 дешифрации номера регистра, блок 2 встроенного контрол , группу п регистров 3, коммутатор 4. Блок 2 встроенного контрол содержит п элементов ИЛИ 8, п триггеров 9, п формирователей 10, элемент И 11, дешифратор 12. Сущность изобретени заключаетс в проверке с помощью введенного блока контрол количества записанных и считанных слов во вспомогательный процессор из центрального процессора и наоборот . Процесс анализа заключаетс в проверке состо ни триггеров при формировании сигналов записи и считывани . Изобретение позвол ет повысить достоверность обмена информации.1 ил. с S

Description

Изобретение относится к вычислительной технике и может быть использовано для построения высокопроизводительных процессоров или систем с магистральной структурой.

Цель изобретения - повышение достоверности обмена путем анализа количества записанных и считанных дан-. НЫХ. эд

На чертеже приведена функциональная схема устройства.

Устройство содержит блок 1 дешифра-: ции номера регистра, блок 2 встроенного контроля, группу η регистров 3, эд коммутатор 4, запоминающий блок 5 бло ка 1, регистр 6 блока 1, дешифратор 7 блока 1, η элементов ИЛИ 8 блока 2, η триггеров 9 блока 2, η формирователей 10 блока 2, элемент И 11 блока 20 2, дешифратор 12 блока 2, шину 13 управления, шину 14 данных, централь- . ный процессор 15, вспомогательный процессор 16, шину 17 адреса.

Устройство работает следующим об- 25 разом.

По шине 13 поступает сигнал начальной установки, устанавливающий триггеры 9 в нулевое состояние. Центральный процессор 15 управляет системой, , jg куда входит и вспомогательный про-., цессор 16. При этом по шинам 17, 14 й 13 передаются соответственно адрес, данные и сигналы управления. Блок 1 дешифрации номера регистра настроен на подслушивания шины 17 адреса, т.е. когда на шине присутствует ад-_грес, по которому передается операнд для процессора 16, блок 1 формирует сигнал на одном из своих выходов, ука-дд зывая, какой по порядку операнд готов для записи в регистры 3.

При этом с блока 5 считывается порядковый номер операнда, записанный 45 в него предварительно. Номер операнда по сигналу на входе стробирования . адреса устройства записывается в регистр 6. Из информации на выходе регистра 6 дешифратор 7 формирует сиг- /5й нал единичного уровня на одном из выходов. Этот сигнал поступает на вход элемента ИЛИ 8 (на втором входе эле·; мента Я - сигнал нулевого уровня) и из него на синхровход соответствую- \эд щего триггера 9·, устанавливая его в единичное состояние. Из сигнала единичного уровня на выходе формирователя 10; формируется импульс, поступающий на вход выборки соответствую 'щего регистра 3.

В это время на шине 14 данных готовы данные для записи, .которые по входу стробирования данных записываются в тот регистр 3, на входе выборки которого находится импульс. После записи всех операндов для процессора 16 все триггеры 9 установлены в единичное состояние и во все регистры 3 записаны операнды. После записи всех операндов процессор 15 выдает признак по шине 13 управления процессору 16, свидетельствующий о готовности. данных.

Процессор 16 производит считывание : данных из регистров 3 следующим образом. На адресном выходе процессора 16 формируется адрес, который поступает на входы коммутатора 4. По этому адресу на выход коммутатора 4 поступает информация из соответствующего регистра 3. Одновременно адрес поступает на входы дешифратора 12, на одном из выходов которого формируется, сигнал единичного уровня, который через соответствующий элемент ИЛИ 8 поступает на синхровход триггера 9, ус·; танавливая его в противоположное со-, .стояние (т.е. в нулевое состояние).

После считывания всех операндов все триггеры 9 установлены в нулевое со- стояние и, соответственно, на инверсных выходах будут сигналы.единичного уровня, которые формируют на выходе элемента Й 11 сигнал единичного уровня, поступающий по разряду шины 13, например, в регистр состояния процессора 16. После считывания операндов процессор 16 анализирует регистр состояния. Нулевая информация в разряде, поступающем из элемента И 11, свидетельствует о неисправности при обмене данными, т.е. записалось и ^гсчиталось разное количество операндов или по одному из адресов производились неоднократно запись или считывание. После выполнения.программы процессор 16 выдает в nponeqcop 15 сигнал об окончании вычисления, после чего процессор 15 производит установку триггеров 9. Работа устройства возобновляется.

Claims

Формула изобретения

Устройство обмена данными, содержащее блок дешифрации номера ре1619290 гистра, информационный вход которого соединен с первым адресным входом устройства, управляющий вход - с входом стробирования адреса устройства, группу η регистров, информационные входы которых, подключены к информационному входу устройства, а синхровходы - к входу стробирования данных устройства, выходы η регистров группы подключены соответственно к информационным входам коммутатора, управляющий вход и выход которого подключены соответственно к второму адресному входу устройства и к информационному выходу устройства, о т лича ющ е е с я тем, что, с целью повышения достоверности обмена, в него введен блок встроенного контроля, содержащий η элементов ИЛИ,
2 С дешифратор, элемент И,η триггеров и η формирователей, выходы которых подключены соответственно к входам выборки η регистров группы, а входы · к прямым выходам η триггеров соответственно, инверсные выходы которых соединены соответственно с установочными входами η триггеров и с входами элемента И соответственно, ι Ю выход которого является управляющие выходом устройства, первые входы η элементов ИЛИ соединены, соответственно с выходами блока дешифрации номера регистра, вторые входы - с выхода15 ми дешифратора соответственно,вход которого соединен с вторым адресным входом устройства, выходы η элементов ИЛИ соединены соответственно с синхровходами η триггеров, входы сброса которых соединены и подключены к~ входу установки устройства.

_t Составитель Л.Логачева