SU1082341A3 - Устройство управлени в системе обработки данных - Google Patents

Abstract

1. УСТРОЙСТВО УПРАВЛЕНИЯ В СИСТЕМЕ ОБРАБОТКИ ДАННЫХ, содержащее блок пам ти, выход которого соединен с информационным входом регистра команд, управл ющий выход которого соединен с входом дешифратора команд,о тличающеес  тем, что, с целью получени  большей гибкости управлени  системой обработки данных и осуществлени  выборочного изменени  независимых параметров контрол  за счет содержимого единственной команды, оно содержит группу блоков вспомогательного управлени  и блок контрол  нагрузки, причем группа выходов дешифратора команд соединена с группой управл ющих входов блока контрол  нагрузки, тактовый вход которого соединен с тактовым входом устройства, группа информационных входов блока кон«трол  нагрузки соединена с группой адресных выходов регистра команд, первые входы блоков вспомогательного управлени  группы соединены с соответствующими выходами данных регистра команд, вторые входы блоков вспомогательного управлени  группы соединены с соответствующими выходами блока контрол  нагрузки, выходы блоков вспомогательного управлени  группы соединены с соответствующими выходами устройства. 2. Устройство по П.1, отличающеес  тем, что блок контрол  нагрузки содержит группу элементов И, первые входы которых соеS динены с соответствующими входами группы информационных входов блока, (Л вторые входы всех элементов И группы соединены с соответствующими входами группы управл ющих входов блока, третьи входы всех элементов И группы соединены с тактовым входом блока, выходы элементов И группы ; соединены с соответствующими выкоэо дами блока. N0 3. Устройство по п.1, отлиDO чающеес  тем, что блок j: контрол  нагрузки содержит элемент ИЛИ и группу И,причем первые входы элементов И группы соединены , с соответствующими входами группы информационных входов блока, вторые входы первого и второго элементов И группы соединены с первой половиной входов группы управл ющих входов блока и с первым входом элемента ИЛИ, выход которого соединен с вторыми входами третьего и четверто-го элементов И группы, вторые входы п того и шестого элементов И группы

Description

соединены с второй половиной входов группы управл ющих входов блока и с вторым входом элемента ИЛИ, выходы элементов И группы соединены с соответствующими выходами блока.

4. Устройство по П.1, отличающеес  тем, что блок вспомогательного управлени  содержит два элемента НЕ, два элемента НЕ-И,причем первый вход первого элемента НЕ-И соединен с первым входом блока, второй вход которого соединен с первым входом второго элемента НЕ-И и через первьш элемент НЕ - с вторым входом первого элемента НЕ-И, выходы первого и второго элеме нтов НЕ-И соединены через второй элемент НЕ с

выходом блока и с вторым входом вто рого элемента НЕ-И.

5. Устройство по П.1, отличающеес  тем, что блок вспомогательного управлени  содержит элемент НЕ, два элемента И и триггер причем первый вход первого элемента И соединен с первым входом блока и через элемент НЕ - с первым входом второго элемента И, второй вход которого соединен с вторыми входами блока и первого элемента И, выход которого соединен с входом установки триггера, вход сброса которого соединен с выходом второго элемента И, выход триггера соединен с выходом блока.

1

Изобретение относитс  к устройству управлени  в цифровых системах обработки данных и, в частности, может быть использовано в микропроцессорах ,, микроконтроллерах и т.п.

Известна система обработки данных в которой устройства управлени  содержат регистры управлени , в которые записываютс  управл ющие данные , используемые при выполнении программы дл  определени  образа действи  в конкретных ситуаци х l.

Хот  управл ющие регистры увеличивают возможности основной схемы управлени , так как управление записью в них может осуществл тьс  с помощью программы, они не позвол ют производить выборочную установку или изменение состо ни  отдельных управл ющих разр дов, так как запись информации во все 32 двоичных разр да этих регистров производитс  одновременно. Это  вл етс  недостатком,особенно в случае небольших систем с ограниченными возможност ми типа микропроцессора.

Наиболее близким к изобретению п технической сущности  вл етс  микропроцессор , содержащий кроме обычных функциональных блоков запоминающее устройство, регистр операции или регистр команд, соединенный с выходом запоминающего устройства, декодирующую схему или схему управлени , соединенную с выходом регистра операции , дл  генерировани  сигналов управлени  дл  других блоков данного

микропроцессора 2 .

Сигналы управлени   вл ютс  зависимыми только от насто щих содержаний регистра операции и, таким образом , данный микропроцессор имеет

до некоторой степени ограниченную возможность управлени .

Целью изобретени   вл етс  получение большей гибкости управлени  системой обработки данных и осуществление выборочного изменени  независимых параметров контрол  за счет содержимого единственной команды. Поставленна  цель достигаетс  тем, что устройство управлени  в

системе обработки данных, содержащее блок пам ти, выход которого соединен с информационным входом регистра команд, управл ющий выход которого соединен с входом дешифратора

команд, содержит группу блоков- вспомогательного управлени  и блок контрол  нагрузки, причем группа выходов дешифратора команд соединена с группой управл ющих входов блока

контрол  нагрузки, тактовьй вход

которого соединен с тактовым входом устройства, группа информационных входов блока контрол  нагрузки соединена с группой адресных выходов регистра команд, первые входы блоко вспомогательного управлени  группы соединены с соответствующими выходами данных регистра.команд,вторые входы блоков вспомогательного управ лени  группы соединены с соответствующими выходами блока контрол  наг рузки, выходы блоков вспомогательного управлени  группы соединены с соответствующими выходами устройства . Причем блок контрол  нагрузки содержит группу элементов И,первые входы которых соединены с соответствующими входами группы информационных входов блока, вторые входы всех элементов И группы соединены с соответствующими входами группы управл ющих входов блока, третьи входы всех элементов И группы соеди нены с тактовым входом блока, выходы элементов И группы соединены с соответствующими выходами блока. Кроме того, блок контрол  нагруз ки содержит элемент ИЛИ и группу элементов И, причем первые входы элементов И группы соединены с соот ветствующими входами группы информационных входов блока, вторые входы первого и второго элементов И группы соединены с первой половиной входов группы управл ющих входов блока и с первым входом элемента ИЛ вьсход которого соединен с вторыми входами третьего и четвертого элементов И группы, вторые входы п того и шестого элементов И группы сое динены с второй половиной входов группы управл ющих входов блока и с вторым входом элемента ИЛИ,выходы элементов И группы соединены с соответствующими выходами блока. При этом блок вспомогательного управлени  содержит два элемента НЕ два элемента НЕ-И, причем первый вход первого элемента НЕ-И соединен с первым входом блока, второй вход которого соединен с первым входом второго элемента НЕ-И и через первы элемент НЕ - с вторым входом первого элемента НЕ-И, выходы первого и второго элементов НЕ-И соединены через второй элемент НЕ с выходом блока и с вторым входом второго элемента НЕ-И. Блок вспомогательного управлени  содержит элемент НЕ, два элемента И и триггер, причем первый вход первого элемента И соединен с первым входом блока и через элемент НЕ с первым входом второго элемента И, второй вход которого соединен с вторыми входами блока и первого элемента И, выход которого соединен с , входом установки триггера, вход сброса которого соединен с выходом второго элемента И, выход триггера соединен с выходом блока. На фиг.1 представлена блок-схема устройства управлени  с первым вариантом выполнени  блока контрол  нагрузки; на фиг.2 - блок-схема блока вспомогательного управлени ,первый вариант; на фиг.З - то же, второй вариант;на фиг.4 - вариант применени  устройства в микропроцессоре; на фиг.З - временла  диаграмма работы , изображенной на фиг.4, на фиг.6 - блок-схема устройства управлени  с вторым вариантом выполнени  блока контрол  нагрузки. Устройство управлени  (фиг.1) содержит блок 1 пам ти, регистр 2 команд , дешифратор 3 команд, блок 4 контрол  нагрузки, блоки 5 вспомогательного управлени  группы, тактовьш вход 6 устройства. Блок 4 (по первому варианту) содержит элементы И 7 группы. Кроме того, устройство содержит выходы 8 и 9. Блок 5 по первому варианту (фиг.2) содержит элементы НЕ 10 и 11, элементы НЕ-И 12 и 13. Блок 5 по второму варианту (фиг.З) содержит элемент НЕ 14,элементы И 15 и 16 и триггер 17. Микропроцессор (фиг.4) содержит блок 18 основной пам ти, дешифратор 19, блок 20 приращени , регистр 21 адреса команды, элемент И 22, схемы 23 и 24 фиксации, регистр 25 адреса основной пам ти, элементы И 26-28, регистр 29 команд, дешифратор 30, вход 31 синхронизации,блок 32 контрол  нагрузки. Устройство управлени  с вторым вариантом выполнени  блока контрол  нагрузки (фиг.6) содержит блок 33 пам ти, регистр 34 команд, дешифратор 35 команд, блок 36 контрол  нагрузки, содержащий элементы И 37-42 группы и элемент ИЛИ 43, блоки 44-49 вспомогательного управлени  группы, тактовый вход 50,дешифраторы 51 и 52. Регистр 2 команд принимает за один раз одну команду от блока 1 пам ти . Дл  осуществлени  записи в од или несколько блоков 5 в набор команд устройства обработки данных до бавл етс  нова  команда. Назовем ее командой Запись. Дл  отличи  этой команды от команд других типов в заданном наборе команд ей придаетс  единственньш заранее установленный код операции (ОР СООЕ). Остальные двоичные разр ды А, В, С, D, W, X, Y, Z команды Запись составл ют операнд этой команды и обеспечивают единственные конкретные значени  адреса и данных устройства управлени . В частности, разр ды A-D образуют поле адреса, а разр ды W-Z поле данных. Как это имеет место в известных устройствах обработки данных, процессор , в котором используетс  устройство управлени , работает пов тор ющимис  временными циклами или машинными циклами. Каждый машинный цикл устройства обработки данных по раздел етс  на-последовательности временных интервалов равной длительности , и дл  каждого такого интервала обеспечиваетс  отдельный тактовый импульс. Допустим, что машинные циклы процессора разбиты на 12 временных интервалов, обозначенных ТО + Т11. Один из тактовых импульсов, например, импульс Т 11, по вл ющийс  на входе 6 в конце машинного цикла, подаетс  на третий вход каждого элемента И 7 груп пы-. Любой элемент И 7 группы будет вьщавать сигнал записи на соответствующий ей блок 5 при одновременном выполнении трех условий, а именно: соответствующий двоичный ра р д группы ABCD регистра 2 команд имеет значение 1, дешифратор 3 обнаружил команду Запись () присутствует тактовый импульс Т11. Так, например, первый элемент И 7 группы вьщает сигнал записи на вход соответствующего блока 5, когда в двоичный разр д 102 (А) записана 1, на выходе дешифратора 3 (SX) также единичное значение, и на входе 6 по вл етс  тактовый импульс Т1 1 с уровнем логической 1. Если же на одном или нескольких входах элемента И 7 группы уровень сигнала не равен логической 1, на вход 16 записи блока 5 сигнал записи не поступает. Двоичные разр ды, А, В, С и D команды Запись определ ют один из блоков 5, в который при по влении такой команды будет произведена запись. В разр дах А, В, С и D соответствующих блоков 5, в которые должна быть произведена запись, находитс  логическа  1. В разр дах А, В, С и D соответствующих блоков 5, запись в которые производитс  не должна, находитс  логический О, Если на блок 5 не поступает сигнала записи, то его состо ние не измен етс . Если необходимо произвести запись в него, то значение записываемого в него сигнала определ етс  величиной, записанной в соответствующем двоичном разр де W, X, Y и Z команды Запись. Так, например , если в р зр де ,W содержитс  двоична  логическа  1, то сигнал записи на выходе элемента И 7 группы запишет единичную величину в соответствующий блок 5. И наоборот, если в разр де содержитс  двоичный логический О, то сигнал записи на выходе элемента И 7 группы запишет нулевое значение в соответствующий блок 5. Формат команды Запись (фиг.1) дает возможность изменить состо ние любого одного, двух, трех или четырех блоков 5 с программным управлением , причем состо ние любого такого блока может быть изменено либо в нулевое, либо в единичное по желанию. Это дает значительную гибкость при установке и сбросе в исходное состо ние блоков 5 с программным управлением. Вс кий раз когда программисту нужно изменить состо ние одного или нескольких блоков 5, он просто вводит в программу команду Запись с соответствующими значени ми двоичных разр дов А, В, С, D, W, X, Y, Z. Когда при выполнении данной программы эта команда поступает в регистр 2 команд, состо ние одного или нескольких блоков 5 измен етс  соответствующим образом. Выходные величины XI, Х2, ХЗ и Х4 На выходах блоков 5 можно использовать дл  различных целей управлени  в системе обработки данных, в которой размещены эти блоки 5. Их можно использовать дл  выбора страницы пам ти, пр мого управлени  внешними устройствами или схемами, а также дл  выбора различных внутренних фиксаций процессора. Преимущество изобретени  заключаетс  в том, что любой из этих блоков 5 можно использовать дл  выполнени  совершенно различных фун ций управлени  в данной системе.Так например, два таких блока 5 можно использовать дл  выбора страницы пам ти, третий блок 5 - дл  управлени  внешним устройством, а четвертый - дл  управлени  какой-либо внутренней функцией процессора.Так как состо ние одного блока 5 может быть изменено независимо от состо ни  остальных блоков 5 в данной системе, а также независимо от того измен етс  их состо ние или нет, разные участки программы, управл ющие конкретным блоком 5, полностью независимы от программ, управл ющих другими блоками 5. Рассмотрим два варианта построени  отдельного блока (фиг.2 и З.В блоке представленном на фиг.2,испол . зованы два элемента НЕ-И 12 и 13 и два элемента НЕ 10 и 11. Этот блок фиксирует на выходной шине то же двоичное значение, которое присутствует на входной шине данных в момент прохождени  заднего фронта импульса записи отрицательной пол р ности, поступившего на входную шину записи. Если эта форма построени  используетс  дл  каждого из блоков 5, импульсы записи отрицательной пол рности можно получить, например , если вместо каждого элемента И 7 группы установить элемент НЕ-И. Блок 5, показанный на фиг.З, содержит элемент НЕ 14, два элемента И 15 и 16 и триггер 17. В этом случае на входе записи используетс  положительный импульс за писи. В микропроцессоре блок 18 основной пам ти процессора или подсистема основной пам ти содержит четыре участка пам ти, обозначенные как страницы. Допустим, что регистр 25 адреса основной пам ти  вл етс  12-разр дным, в нем запоминаетс  12 разр дов, содержащихс  в поле ад реса пам ти тех команд, которые содержат поле адреса пам ти, т.е. предполагаетс , чтоданный микропроцессор имеет способность адресации основной пам ти, равную 12 битам . Таким образом, в этом примере регистр 21 адреса команд (со своим блоком 20 приращени ) и регистр адреса данных также представл ет собой 12-разр дные регистры. Основной 12-разр дный адрес может осуществл ть адресацию пам ти в диапазоне от О до 4095 байт, где каждый байт содержит 8 бит. В данном примере кажда  страница основной пам ти имеет емкость 4096 байт, и эта емкость соответствует максимальвой возможности адресации регистра 25 адреса основной пам ти. Дл  достижени  четьфехкратного увеличени  способности адресации основной пам ти необходимо использовать два блока вспомогательного управлени  (фиг.1), которые на фиг.4 обозначены как схемы 24 и 23 фиксации. Записью в схемы 23 и 24 фиксации управл ет блок 32, включающий элементы И 26 и 27. Дешифратор 30 еще обладает способностью выдавать выходной сигнал SX при обнаружении в регистре 29 команд кода операции Запись. Схемы 23 и 24 фиксации вырабатывают сигналы управлени  адресом, а микропроцессор снабжен схемами выбора участка пам ти, соединенными с подсистемой основной пам ти 18 и реагирующими на эти сигналы управлени  адресом, определ   конкретный участок пам ти или страницу пам ти, к которой производитс  обращение. Эти схемы выбора участка пам ти содержит дешифратор 19, расшифровывающий двухразр дньм код с выходных шин двух схем фиксации и возбуждающий одну из четырех выходных шин выбора стравицы пам ти. Эти выходные шины выбора страницы от дешифратора 19 ведут к различным участкам страниц в основной пам ти 18 и выбирают их.Так как в любой момент времени может быть возбуждена только одна пшна выбора страницы, то в момент времени может быть произведено обращение только к одному из четырех возможных участков пам ти. Другими словами, адрес пам ти в регистре 25 действителен только дл  конкретной страницы пам ти , которой соответствует возбужденна  шина выбора страницы. Так, например, если на выходах схем 23 24фиксации присутствует двухразр дный код 00, то возбуждаетс  шина. Выбор первой страницы и адрес из. регистра (SAR) 25 передаютс в адресные цепи первой страницы. Если же на выходах схем 23 и 24 фи сации присутствует код 01, то возбузсдаетс  шина. Выбор второй страницы и адрес из регистра (SAR 25передаютс  в адресные цепи второй страницы. Аналогичные рассужде ни  можно произвести дл  третьей и четвертой страниц. Если при выполнении какой-либо программы необходимо использовать различные страницы пам ти, в соответствующие точки этой программы нужно просто ввести команды Запис причем разр ды А, В, W и X в этих командах должны иметь соответствую щий код дл  выбора н окной страницы пам ти. При использовании команды Запись исключительно дл  выбора страниц пам ти-эту команду более правильно было бы назвать Выбор страницы пам ти. Способность адресации основной пам ти микропроцессора может быть еще увелр чена путем использовани  не двух схем фиксации (фиг.4), а трех или четырех. Использование трех схем фиксации позвол ет осуществл ть выбор свыше восьми страниц основной пам ти, а использование четырех схем фиксации позвол ет осуществл ть выбор свыше шест надцати страниц основной пам ти о Пр этом треть  и четверта  схемы фиксации и св занные с ними элементы включаютс  так, как это показано на фиг.1, причем выходы всех трех или четырех схем фиксации ведут к увеличенному дешифратору 19, который может расшифровывать трехили четырехразр дньй код и снабжен соответственно, 8 или 16 шинами вы бора страницы. Преимущество осуществлени  записи в схемы фиксации в конце машинного цикла или вблизи конца этого цикла, в течение которого к манда Запись находитс  в регистр команд, состоит в следующем. Рассмотрим схему, представленну на фиг.45 где запись в одну.или в обе схемы 23 и 24 фиксации управл етс  тактовым импульсом Т11, пос тупающим на вход 31 синхронизации и на третьи входы элементов И 26 и 27, причем предполагаетс , что этот тактовьш импульс Т11  вл етс  последним тактовым импульсом в машинном цикле дл  команды Запись, Цель, которую преследуют, использу  дл  установки схем фиксации сигналов управлени  тактовый импульс, по вл ющийс  в конце или близко к концу машинного цикла, заключаетс  в том, чтобы сделать возможным завершение еще одного цикла запоминани , в течение которого в регистр 29 команд может быть записана команда перехода, что обеспечит адрес перехода дл  регистра 25 адреса пам ти до изменени  состо ни  схем фиксации. Это дает возможность не только изменить страницу, но одновременно изменить адрес в этой странице, т.е. оба изменени  происход т одновременно при одном и том же обращении к пам ти, даже если они задаютс  двум  последовательными командами. Рассмотрим временную диаграмму (фиг.5)з где цикл представл ет собой машинный цикл, в течение которого в регистре 29 команд находитс  команда Запись, а цикл N+1 изображает следующий цикл, в течение которого в регистре 29 команд находитс  команда перехода. Команда Запись (Выбор страницы пам ти) записываетс  в регистр 29 команд импульсом записи IR (регистр команд ) цикла N в течениевременного интервала ТО, Содержимое регистра (IAR) 21 записываетс  в регистр 25 адреса пам ти импульсом записи SAR цикла N в течение интервала Т2, при этом предполагаетс , что дешифратор 30 выдает соответствующий вькодной сигнал дл  возбуждени  управл ющей логической схемы, представленной элементом И 22. Этот адрес в регистре (IAR) 21  вл етс  адресом следующей команды, котора , в данном случае, представл ет собой команду перехода цикла N+1. По импульсу выбора пам ти цикла N адрес из регистра (SAR) 25 передаетс  в адресные цепи основной пам ти 18 и вскоре адресованна  команда по вл етс  на выходе основной пам ти 18. Таким образом, следующа  команда (котора  должна выполн тьс  в

цикле N+1) выбираетс  заранее, во врем  выполнени  текущей команды в цикле N.

Только после перенесени  выборки следующей команды в точку, где на нее не может быть оказано вли ние , может быть произведена запись в одну или в обе схемы 23 и 24 фиксации . Это осуществл етс  по импульсу записи в схемы фиксации цикла N в течение интервала Т11, расположенного в самом конце цикла N. Поэтому результат изменени  состо ни  схем фиксации не оказывает вли ни  в течение некоторого времени до определенной более поздней точки в следующем машинном цикле. Так, команду перехода дл  цикла N+1 получают из той же самой страницы пам ти , из которой бьша получена команда Запись дл  цикла N.

Команда перехода по импульсу записи 1R цикла N+1 записываетс  в регистр 29 команд в течение времени ТО цикла N+1. Дешифратор 30 идентифицирует команду перехода и возбуждает выходную шину Переход, одновременно прекраща  возбуждение на щине Перехода нет. В результате возбуждаетс  логическа  управл юща  схема - элемент И 28, котора  позвол ет адресу перехода, содержащемус  в команде перехода, поступить на вход регистра 25 адреса пам ти. По импульсу записи SAR цикла N+1 этот адрес перехода записываетс  в регистр (SAR) 25 в течение интервала Т2. Затем адрес перехода передаетс  в адресные цепи основной пам ти 18 в течение интервала времени- Т8 по импульсу выбора пам ти цикла N+1. Однако к этому моменту времени уже произошла нова  установка состо ни  схем 23 к 24 фиксации , и поэтому адрес перехода передаетс  в адресные цепи новой выбранной страницы основной пам ти 18.Таким образом, не только измен етс  страница пам ти, но, если желательно , измен етс  также адрес байта в этой новой странице, причем оба эти изменени  происход т одновременно, а именно, во врем  данного обращени к пам ти в промежутке времени Т8 ма шинного цикла N+1, А команда, котора  будет выполн тьс  в машинном цикле N+2 (не показано), выбираетс 

из вновь выбранной страницы пам ти заранее, в течение цикла N+1.

Рассмотрим еще один вариант реализации изобретени  (фиг.6),в котором работу шести блоков 44-49 можно запрограммировать путем ввода соответствующих команд Запись в регистр 34 команд. В этом случае используютс  команды Запись с двум  различными кодами операции. Один из этих кодов операции обозначает команду Запись в первую группу и при его обнаружении в дешифраторе 35 вырабатываетс  сигнал дешифратора на выходной шине -дешифратора SXL. Второй из этих двух . специальных кодов операции обозначает команду Запись во вторую группу и при его обнаружении в дешифраторе 35 вырабатываетс  сигнал дешифратора на выходной шине дешифратора SXH. Блоки 44-49 разбиты на две перекрывающиес  группы. В первую группу вход т блоки 44-47, а во вторую - блоки 46-49. Выходной сигнал дешифратора, соответствующий коду операции SXL, подаетс  на вторые входы элементов И 37-40, на два последних элемента И 39 и 40 через элемент ИЛИ 43 в блоке 36 дл  осуществлени  записи в один или несколько блоков 44-47 первой группы , в соответствии с двоичными величинами , записанными в разр дах, А, В, С и D команды.. Аналогично выходной сигнал дешифратора, соответствующий коду операции SHX, подаетс  на вторую группу элементов И 39-42 (на два первых элемента И через элемент ИЛИ 43) в блоке 36 дл  осуществлени  записи в один или несколько блоков 46-49 второй группы, как и ранее, в соответствии с двоичными величинами, записанными в разр дах А, В, С и D команды. Конкретна  двоична  величина, записываема  в любой данный блок, определ етс  двоичной величиной в-конкретном одном разр де W, X, Y, Z регистра команд, с которым соединен вход данных этого блока. Синхронизаци  процесса записи во все эти блоки производитс  тактовым импульсом Т11, который поступает на все шесть элементов И 37-42 по тактовому входу 50.

В данном примере блоки 44 и 45 используютс  дл  выбора страницы 13 основной пам ти. Дл  этого их выходы соединены с дешифратором 51, от которого четыре выходных шины выбора страницы ведут в подсистему основной пам ти, например подсистему основной пам ти 18. Блоки 46 и 47 в данном примере используютс  дл  выбора страницы местной пам ти. Дл  этого выходы этих блоков соединены с дешифратором 52, а четыре выходные шины выбора страницы от дешифратора 52 ведут к адресным схемам блока местной пам ти. В этом случае объем местной пам ти увеличитс  в четьфе раза по сравнению с первоначальным Первоначальный объем может соответствовать , например 32 независимо адресуемым рабочим регистрам, при этом такую группу из 32 регистров можно считать страницей местной пам ти. В примере, изображенном на фиг.6, могут быть получены четыре таких страницы, причем используема  в данный момент времени страни ца определ етс  двоичными величинами в блоках 46 и 47. Така  постра нична  структура местной пам ти дает возможность выдел ть дл  различных операций микропроцессора различные страницы местной пам ти,что в конечном счете приводит к уменьше нию суммарного времени обработки ин формации. Блоки 48 и 49 (фиг.6) используют с  рд  выдачи сигналов управлени  дл  непосредственного управлени  114 одним или несколькими внешними устройствами , которые могут быть соединены с 1« кропроцессором или св заны с его работой. Блоки 48 и 49 могут быть использованы дл  управлени  выбором внутренних функций процессора. В примере, изображенном на фиг.6, команда Запись с кодом операции SXL используетс  дл  изменени  страницы основной пам ти, или страницы местной пам ти, или той и другой одновременно. Команда Запись с кодом операции SXH используетс  дл  изменени  страницы местной пам ти, или управл ющих сигналов на внешние устройства, или того и другого одновременно. Это показывает гибкость и многогранность предлагаемого устройства управлени . Предлагаемое устройство управлени  позвол ет расширить диапазон адресации пам ти микропроцессора по сравнению со случаем адресации путем использовани  адреса пам ти в командах программы, т.е. длины адреса (числа его двоичных разр дов), используемой в различных командах программы, содержащих поле адреса пам ти. С помощью такого устройства диапазон адресации пам ти может быть увеличен в 2,4,8 или 16 раз при минимальном количестве дололнительных схем и малом вли нии на характеристики микропроцессора .

10

ф1/г.2

фуг 5

Claims (5)

1. УСТРОЙСТВО УПРАВЛЕНИЯ В СИСТЕМЕ ОБРАБОТКИ ДАННЫХ, содержащее блок памяти, выход которого соединен с информационным входом регистра команд, управляющий выход которого соединен с входом дешифратора команд,о тличающееся тем, что, с целью получения большей гибкости управления системой обработки данных и осуществления выборочного изменения независимых параметров контроля за счет содержимого единственной команды, оно содержит группу блоков вспомогательного управления и блок контроля нагрузки, причем группа выходов дешифратора команд соединена с группой управляющих входов блока контроля нагрузки, тактовый вход которого соединен с тактовым входом устройства, группа информационных входов блока контроля нагрузки соединена с группой адресных выходов регистра команд, первые входы блоков вспомогательного управления группы соединены с соответствующими выходами данных регистра команд, вторые входы блоков вспомогательного управления группы соединены с соответствующими выходами блока контроля нагрузки, выходы блоков вспомогательного уп равления группы соединены с соответствующими выходами устройства.

2. Устройство по п.1, отличающееся тем, что блок контроля нагрузки содержит группу элементов И, первые входы которых соединены с соответствующими входами группы информационных входов блока, вторые входы всех элементов И группы соединены с соответствующими входами группы управляющих входов блока, третьи входы всех элементов И группы соединены с тактовым входом блока, выходы элементов И группы ; соединены с соответствующими выходами блока.

3. Устройство по п.1, отличающееся тем, что блок контроля нагрузки содержит элемент ИЛИ и группу И,причем первые входы элементов И группы соединены . с соответствующими входами группы информационных входов блока, вторые входы первого и второго элементов И группы соединены с первой половиной входов группы управляющих входов блока и с первым входом элемента ИЛИ, выход которого соединен с вторыми входами третьего и четвертого элементов И группы, вторые входы пятого и шестого элементов И группы соединены с второй половиной входов группы управляющих входов блока и с вторым входом элемента ИЛИ, выходы элементов И группы соединены с соответствующими выходами блока.

4. Устройство по п.1, отличающееся тем, что блок вспомогательного управления содержит два элемента НЕ, два элемента НЕ-И,причем первый вход первого элемента НЕ-И соединен с первым входом блока, второй вход которого соединен с первым входом второго элемента НЕ-И и через первый элемент НЕ - с вторым входом первого элемента НЕ-И, выходы первого и второго элементов НЕ-И соединены через второй элемент НЕ с выходом блока и с вторым входом вто~· рого элемента НЕ-И.

5. Устройство по п.1, отличающееся тем, что блок вспомогательного управления содержит элемент НЕ, два элемента И и триггер, причем первый вход первого элемента И соединен с первым входом блока и через элемент НЕ - с первым входом второго элемента И, второй вход которого соединен с вторыми входами блока и первого элемента И, выход которого соединен с входом установки триггера, вход сброса которого соединен с выходом второго элемента И, выход триггера соединен с выходом блока.