SU1408440A1 - Устройство дл сопр жени ЭВМ с магистралью внешних устройств - Google Patents

Description

нен с информационными шинами магистрали ЭВМ, первый, второй и третий входы и выход - соответственно с выходом первого блока дешифрации адреса, выходом сигнала захвата блока захвата магистрали, с выходом и входом эап роса прерьшани  блока прерываний, а четвертый вход - с шинами запроса прерьшани  магистрали внешних устройств .

2. Устройство по п.1, отличающеес  тем, что блок обработки запросов пассивных устройств содержит узел приоритета, синхронизирующим входом подключенный к выходу генератора тактовых импульсов, два элемента И, входной и выходной коммутаторы и элемент НЕ, причем выход первого .элемента И соединен с управл ющим входом входного коммутатора и через элемент НЕ с входом разрешени  записи кода текзпцего приоритета узла

08440

приоритета, вход кода текущего приоритета которого подключен к выходу входного коммутатора, управл ющий вход выходного коммутатора соединен с выходом второго элемента И, информационные входы выходного коммутатора соединены с выходом вектора приоритета узла приоритета и третьим входом блока обработки запросов пассивных устройств, первый и второй входы второго элемента И подключены к третьему входу блока обработки запросов пассивных устройств, выход выходного коммутатора соединен с информационным входом входного коммутатора и входом- выходом блока обработки запросов пассивных устройств, вход и группа входов первого элемента И, группа входов запроса и выход сигнала запроса прерывани  узла приоритета  вл ютс  соответственно вторым, первым и четвертым входами и выходом блока обработки запросов пассивных устройств.

1

Изобретение относитс  к вычисли- ; тельной технике и может быть использовано дл  сопр жени  вычислительных систем, имеющий интерфейс типа обща  шина (ОШ), с вычислительными системами, имеющими интерфейс типа магистраль и включенньми по иерархической структуре.

Цель изобретени  - сокращение времени установлени  соединени  между ЭВМ и внешним утсройством.,

На фиг.1 представлена блок-схема устройства ; на фиг.2-6 - функциональные схемы блока управлени , блока ; прерываний, блока захвата магистрали , буферного регистра данных и блока обработки запросов пассивных устройств, соответственно.

Устройство (фиг.1) содержит первый блок 1 дешифрации адреса, блок 2 прерываний, регистр 3 прерьгоаний буферный регистр 4 .даиньгх, регистр 5 адреса, регистр 6 команд, блок 7 обработки запрос ов пассивных устройст блок 8 управлени  второй блок 9 дешифрации адреса, блок 10 захвата ма

5

-

5

0

гистрали, первый информационный вход- выход 11, адресный вход 12, первый управл ющий вход-выход 13, второй информационный вход-выход 14, адресный вход-выход 15, вход 16 запроса прерываний, второй управл ющий вход- выход 17, выход 18 запроса доступа к магистрали, вход 19 разрушени  доступа к магистрали устройства и шины 20-23 внутренних св зей устройства.

Входы-выходы 11 и 13 и вход 12 подключены к информационным, управ- л кнцим и адресным шинам магистрали ЭВМ, входы-выходы 14, 15и 17, входы 16 и 19 и выход 18 - к соответствующим шинам магистрали внешних устройств .

Блок 9 управлени  (фиг.2) содержит генератор 24 тактовых импульсов, сдвигающие регистры 25 и 26, .второй, четвертый, третий и первый триггеры 27-30, второй, третий, четвертый и первый элементы И-НЕ 31-34, эле- .мент И 35, формирователь 36 импульсов и дешифратор 37.

Блок 2 прерываний (фиг.З) содержит первый третий и второй триггеры 38-40, элементы НПИ 41 и 42, вто- рой, первый и третий элементы И 43- 45, элементы И-НЕ 46 и 47, элемент НЕ 48.

Блок 10 захвата магистрали (фиг.4) содержит триггер 49, элементы И 50 и 51 и коммутаторы 52 и 53,

Буферный регистр 4 данных (фиг.5) содержит элементы И 54 и 55. пеовый 56 и второй 57 коммутаторы, состо щие из групп трехстабнльных элементов И..

Блок 7 обработки запросов пассивных устройств (фиг,6) содержит выходной коммутатор 58, узел 59 приори- ,тета, второй элемент И 60, входной коммутатор 61, первый элемент И 62, элемент НЕ 63 и генератор 64 тактовых импульсов,

Устройство работает следующим обОбмен данными между, процессором ОШ и интерфейсом Магистраль осуществл етс  путем восстановлени  л гической св зи процессора ОШ с инт

разом.

Процессор ОТ выставл ет на вход 1225 фейсом Магистраль через буферный адрес А18-АО, в котором разр ды А18- регистр 4. A3 определ ют базовые устройства, А2 - обращени  к внутренним регистрам устройства или обмен данными, А1, АО - код внутреннего регистраj на вход-выход 11 выставл ет данные при

Дп  управлени  работой устройст по обмену данными процессор ОИ засы лает в регистр 5 адреса устройства 30 интерфейса Магистраль, к котором производитс  обращение, а в регист 6 - команду управлени , определ ющую , с каким устройством производи обмен - (устройством ввода-вьшода или запоминающим устройством (ЗУ) выводе информахдаи, а на вход-выход 13 - сигнал Yi, определ ющий при логической единице Ввод, а при нуле Вывод, сопровожда  указанные сиг- налы сигналом СХЗ (синхронизаци  за- датчика) по входу-выходу 13,

Блок 1 по сигналам А18-АЗ формирует сигнал Выборки 1, определ ющий обращение к устройству. Кроме то- Q фейсу Магистраль выполн етс  следуго , блок 1 по совокупности сигналов СХЗ, Y1, А2, А1 и АО вырабатывает сигнал управлени  регистрами 4-6 и блоком 7, обеспечива  запись или чтение информации с входа-выхода 11 в указанные устройства, а также обмен данными между входами-выходами 11 и 14. В случае обращени  процессора ОШ к регистрам 4-6 и блоку 7 вы- полнение операции ввода-вывода определ етс  временем их срабатывани  и поэтому выработка сигнала СХИ (синхронизаци  исполнител ),  вл ющегос  известительным сигналом о том, что устройство произвело действие по операции ввода-вывода, осуществл етс  в блоке 8 по сигналу СХЗ с задержкой на врем , определ емое срабатыванием регистров.

юща  последовательность действий: захват магистрали, т.е, посылка на выход 18 сигнала запроса доступа к магистрали (ЗМД) и получение по ду 19 сигнала разрешени  доступа к магистрали (РДМ), выдача на вход-выход 15 адреса устройства, вьщача на вход-выход 17 соответствующего сигнала управлени  (запись, чтение,

cQ выдача, прием) и ожидани  выполнени  обмена с адресуемым устройством, т,е. получение по входу-выходу 17 , сигнала Ответ.

Дл  осуществлени  обмена процессор ОИ выставл ет на вход 12 адрес устройства с признаком обмена по интерфейсу Магистраль, сопровожда  его по входу-выходу 13 сигналом СХЗ, и выставл ет на вход-выход 13 сигнал

55

Работа блока 8 происходит следующим образом (фиг.2). Сигналы СХЗ с входа-выхода 13 и Выборка 1 с блока 1 по шине 21 поступают на входы элемента И35, выходным сигналом которого триггер 30 устанавливаетс  в состо ние, соответствующее значению сигнала У1, а триггер 27 - в единичное . На выходе элемента И-НЕ 32 по вл етс  логический нуль, так как на его входы поступают единичные сигналы с триггера 27 и сигнал А2 по шине 21. Логический нуль с выхода элемента И-НЕ 32 поступает на элемен И-НЕ 33, которьй формирует на своем выходе логическую единицу. ЯВЛЯЮЩУЮСЯ сигналом СХИ. На этом цикл обращени  процессора ОШ к устройству завершаетс .

Обмен данными между, процессором ОШ и интерфейсом Магистраль осуществл етс  путем восстановлени  логической св зи процессора ОШ с интерфейсом Магистраль через буферный регистр 4.

Дп  управлени  работой устройства по обмену данными процессор ОИ засылает в регистр 5 адреса устройства интерфейса Магистраль, к которому производитс  обращение, а в регистр 6 - команду управлени , определ ющую , с каким устройством производитс  обмен - (устройством ввода-вьшода или запоминающим устройством (ЗУ)

и режим захвата интерфейса Магистраль (на посто нно(запрос) или на врем  передачи одного слова и др), Дл  выполнени  обмена по интерфейсу Магистраль выполн етс  следующа  последовательность действий: захват магистрали, т.е, посылка на выход 18 сигнала запроса доступа к магистрали (ЗМД) и получение по входу 19 сигнала разрешени  доступа к магистрали (РДМ), выдача на вход-выход 15 адреса устройства, вьщача на вход-выход 17 соответствующего сигнала управлени  (запись, чтение,

выдача, прием) и ожидани  выполнени  обмена с адресуемым устройством, т,е. получение по входу-выходу 17 , сигнала Ответ.

Дл  осуществлени  обмена процессор ОИ выставл ет на вход 12 адрес устройства с признаком обмена по интерфейсу Магистраль, сопровожда  его по входу-выходу 13 сигналом СХЗ, и выставл ет на вход-выход 13 сигнал

Yl. В случае вывода с интерфейса ОШ данные выдаютс  на вход-выход 11. При поступлении сигнала СХЗ блок 1 вырабатывает сигнал Обмен и сигнал В1, определ ющий направление обмена, iкачение которого при выводе данных равно логической единице, а при вводе - логическому нулю. Сипгал Обмен по шине 21 поступает на блок 10 и ус- танавливает триггер 49 в нулевое состо ние . Логический нуль с выхода триггера А9 поступает на элемент И 50 и с его выхода через коммутатор 52 поступает на выход 18 как сигнал ЭДМ Сигнал РДК, представленный логической единицей на входе 19, через коммутатор 53 поступает на пр мой вход элемента И 51, на инверсный вход которого приходит нзшевой сигнал с вы- хода элемента И 50. В результате на выходе элемента И 51 находитс  логическа  единица,  вл юща с  извести- тельным сигналом Захват магистрали

Сигнал Захват через выход бло- ка 10 по шине 22 поступает на входы буферного регистра А, регистра 5 и .блоков 7 и 8. По этому сигналу регистр 5 выдает адрес на .1ход-выход 15, буферный регистр А пропускает: данные с входа-выхода 11 на вход-выход 1А при наличии на его входе сигнала В1, равного логической единице, и наоборот - при наличии на этом входе сигнала В1, равного логнческо- му нулю, обеспечивает передачу данных с входа-выхода 1А на вход-выход 11. Открьгоание соответствующих коммутаторов 56 и 57 обеспечивают элементы И 5А (передача от входа 11 к входу-выходу 1А) и И 55 (передача от входа-выхода 1А к входу-выходу 11)

В блоке 8 сигнал Захват через информационный вход регистра 25 генератором 24 продвигаетс  к его вы- ходам ; затем с первого из них поступает на информационный вход сдвигающего регистра 26, а с второго - на синхронизирующий вход триггера 29,

перевод  его в нулевое состо ние. Сигнал с выхода триггера 29 поступает на первый вход дешифратора 37. В это врем  на остальных его входах присутствуют сигналы ЗУ/УВВ, Выборка 1 и YI. Дешифратор 37 по комбинации входных сигналов вырабатывает сигналы Запись либо Чтение , если обмен происходит с ЗУ, ил сигналы Прием либо Выдача, если

0 г О

5

0

5

обмен происходит с устройством ввода-вывода , н выдает пх на вход-выход 17. Устройство, с которым осуществл етс  обмен, выполнив onepauiflo обмена, вьфабатывает управл ющий сигнал Ответ, представленный логическим нулем, который с входа-выхода 17 поступает на информационный вход сдвигающего регистра 26 и под действием импульсов с генератора 2А по вл етс  на первом, втором и третьем его выходах с запаздьгоанием на один, два и три такта соответственно. Сигнал с первого выхода регистра 26 устанавливает триггер 29 в единичное состо ние, а триггер 28 - в нулевое. При этом логическа  единица с выхода триггера 29 блокирует работу дешифратора 37, а логический нуль с выхода триггера 28 устанавливает на выходе элемента И-НЕ 33 логическую единицу , котора  через вход-выход 13 поступает к процессору ОШ как сигнал СХИ, который свидетельствует о том, что обмен с адресуемым устройством завершен. По этому сигналу процессор ОШ снимает данные с входа-выхода 11, адрес - с входа-выхода 12 и управл ющие сигналы с входа-выхода 13. Сн тие сигнала СХЗ приводит к тому, что триггер 27 устанавливаетс  в нулевое состо ние, триггер 28 - в единичное . При этом на выходе элемента И-НЕ 33 по вл етс  логический нуль, что соответствует сн тию управл ющего сигнала СХИ,

Сигнал логической единицы с второго выхода регистра 26 поступает на первый вход элемента И-НЕ 31, на втор ой вход которого с регистра 6 по щине 20 поступает сигнал Инкремент, который при обмене массивами информации представлен логической единицей , а при обмене словами - логичес-. КИМ нулем. При наличии сигнала Ин- кремент логи ческой единицей на выходе элемента И-НЕ 31 формируетс  сигнал Инкремент адреса, который с выхода блока 8 по шине 23 поступает на вход регистра 5 адреса и увеличивает его содержимое на единицу.

Сигнал с третьего выхода регистра 26 поступает на блок 10 и  вл етс  исполнительной командой Сброс захвата магистрали. По этому сигналу триггер А9 устанавливаетс  в единичное состо ние, а на выходе элемента И 50 по вл етс  логическа  единица , в результате чего на выходе

элемента И 51 по вл етс  логический нуль, по которому снимаютс  сигналы Захват и ЗДМ. После этого буферный регистр А и регистр 5 отключаютс  от интерфейса Магистраль и сигнал РДМ снимаетс . На этом процедура обмена словами завершаетс .

В случае обмена массивами из регистра 6 по шине 20 на вход блока 10 может быть передана логическим нулем команда Запрос посто нный, котора  через элементы И 50 и коммутатор 52 обеспечивает посто нный зах ват интерфейса Магистраль. На шине 22 с выхюда блока 10 в этом случае посто нно присутствует сигнал Захват и поэтому пуск блока 8 на обмен с интерфейсом Магистраль производитс  сигналом Обмен, который через элемент И-НЕ ЗА при наличии сигнала Захват устанавливает триггер 29 в нулевое положение по установочному входу.

При запросе св зи со стороны нижнего  руса или локальной подсистемы запрос осуществл етс  активным элементом. В этом случае активный элемент производит обращени  по входу-выходу 15 устройства. Сигнал адреса с входа-выхода 15 поступает на вход блока 9, где он декодируетс  и при напивши на другом его входе

управл ющего сигнала Выдачу, посту-. лом Вектор прерывани  I блок 2

40

;пающего с входа-выхода Т7, блок 9 формирует вектор прерьгоани  и сигнал Выборка II. Вектор прерывани  с выхода блока 9 поступает на вход регистра 3 и фиксируетс  в нем. ,Сигнал Выборка II с выхода блока 9 поступает на вход блока 2 прерываний и с него на единичньвй установочный триггер 38. На выходе триггера 38 по вл етс  логическа  единица,  вл юща с  д сигналом Запрос прерывани , который через элементы ИЛИ 41 и И 43 при нуле на инверсном входе последнего поступает на вход-выход 13, В ответ на это процессор ОШ выдает на вход-выход 13 сигнал Разрешение прерывани  - логическую единицу, котора  поступает на инверсный вход элемента И 45, после чего логическа  единица на его выходе смен етс  нулем, что соответствует сн тию сигнала Запрос прерывани . Одновременно с этим сигнал Разрешени  прерывани  поступает на синхронизирующий вход триггера 39, а

посредством элемента НЕ 48 формир сигнал Зан то, который поступае с  на вход-выход 13 и свидетельст вует о том, что устройство зан ло терфейс ОШ.

В программе обработки прерыван процессор ОШ записывает в регистр команду Сброс прерывани , llo эт команде с выхода регистра 6 сигна Сброс по шине 20 поступает на синхронизирующий вход триггера 38 нулевой установочный вход триггер 40, устанавлива  блок 2 в исходно положение.

В интерфейсе Магистраль дл  ществлени  запросов св зи (ЗПР) етс  радиальна  магистраль..В сл запроса св зи на обмен от пассив элементов с координатором соотве вукнца  радиаль вызывает прерыван процессора ОШ. При этом активный мент интерфейса Магистраль на д ный запрос не реагирует.

10

|5 084/408

поскольку на его информационном входе уже присутствует логическа  единица с выхода элемента И-НЕ 47, то он переводитс  в единичное состо ние и сигнал с его выхода поступает на информационный вход триггера 40 и на вход элемента И 45.

В момент, когда управл ющие сигналы СХИ и Зан то на входах элемента ИЛИ 42 соответствуют логическим нул м , логическа  единица с выхода элемента И-НЕ 46 поступает на синхронизирующий вход триггера 40 и переводит его в единичное состо ние. Единица с выхода триггера 40  вл юща с  сигналом ПВВ (подтверждени  выборки), через вход-выход блока 2 поступает на вход-выход 13 и на вход элемента И 45, на другом входе которого уже присутствует единица с выхода триггера 39. На выходе элемента И 45 по вл етс  логическа  единица,  вл юща с  сигналом Вектор прерывани  I, в это врем  сигнал Вектор прерыва20

25

ни  II, формируемый элементом И 44, равен логическому нулю. Эти сигналы с выхода блока 2 прерываний поступают на регистр 3 прерываний и разрешают вьтод его содержимого на вход- выход 11, вызыва  прерывающую программу .

Одновременно с управл ющим сигна0

посредством элемента НЕ 48 формирует сигнал Зан то, который поступаетс  на вход-выход 13 и свидетельст- вует о том, что устройство зан ло ин- терфейс ОШ.

В программе обработки прерываний процессор ОШ записывает в регистр 6. команду Сброс прерывани , llo этой команде с выхода регистра 6 сигнал Сброс по шине 20 поступает на синхронизирующий вход триггера 38 t, нулевой установочный вход триггера 40, устанавлива  блок 2 в исходное положение.

В интерфейсе Магистраль дл  осуществлени  запросов св зи (ЗПР) имеетс  радиальна  магистраль..В случае запроса св зи на обмен от пассивных элементов с координатором соответст- . вукнца  радиаль вызывает прерывание процессора ОШ. При этом активный элемент интерфейса Магистраль на данный запрос не реагирует.

Сигнал ЗПР от некоторого прерывани  с входа 16 поступает на вход блока 7 и далее на входы запроса на преСигнал Вектор прерывани  II совместно с сигналом Вектор прерывани  I открывают коммутатор 58, при

рывание узла 59, который обеспечива-5 этом на вход-выход 11 передаетс  век- ет арбитраж поступивших одноёременно прерываний. Формирование вектора прерывани  в зависимости от уровн , формирование сигнала Запрос прерьгоани 

тор прерывани , в котором содержитс  информаци  об уровне, по которому прин то прерывание (код прерывани  с узла 59) и о том, что прерывание

при условии, что уровень хот  бы од- 10от пассивного устройства (добавленного сигнала ЗПР вьше текущего прио-ный старшим разр дом сигнал Вектор ритета, записьшаемого в узел 59 отпрерывани  II). Запись текущего при- процессора ОШ. Сигнал Запрос преры-оритета в узел 59 осуществл етс  вани  с выхода блока 7 поступает напроцессором ОШ с входа-выхода 11 третий вход блока 2, где через эле- 15через коммутатор 61, которые откры- мент ИЛИ 41 запускает формирование иваютс  при совпадении сигналов на отработку прерьгаани  аналогично пре-входе элемента И 62. Инвертирован- рыванию от активного устройства, а наный сигнал с выхода элемента И 62 от- выходе элемента И 44 формирует сиг-крывает цепи записи узла 59. Генера- нал Вектор прерывани  II, если пре-20тор 64 тактовых импульсов обеспечн- рывание от активного устройства отра-вает функционирование узла 59 в режи- ботано и триггер 38 находитс  в ну-ме непрерывного анализа запросов на левом состо нии,прерывание.

Сигнал Вектор прерывани  II совместно с сигналом Вектор прерывани  I открывают коммутатор 58, при

этом на вход-выход 11 передаетс  век-

этом на вход-выход 11 передаетс  век-

тор прерывани , в котором содержитс  информаци  об уровне, по которому прин то прерывание (код прерывани  с узла 59) и о том, что прерывание

от пассивного устройства (добавленный старшим разр дом сигнал Вектор прерывани  II). Запись текущего при- оритета в узел 59 осуществл етс  процессором ОШ с входа-выхода 11 через коммутатор 61, которые откры- ваютс  при совпадении сигналов на входе элемента И 62. Инвертирован- ный сигнал с выхода элемента И 62 от- крывает цепи записи узла 59. Генера- тор 64 тактовых импульсов обеспечн- вает функционирование узла 59 в режи- ме непрерывного анализа запросов на прерывание.

J/7

BbfSopffa ff

Сброс

JT-

38

PaspeufffHtff

npepbiSoHuit

Запрос

прерывегми 

1b

Kf

CXtt

,JflVWWW

42

LS

/И

Bffffrjop nffepMfatfual

ffcmffp /уерыбв л-гаг ff

4/

3

JS

P С

0

47

i JTlfin

ФМ9.

t::

« $

Ha uttMu

2Z J

f UfUffy

uc/rruHffocmu mpexcmerSu/titHoeff з ементег

Tflffxcmer u bHbM 3 effenm

SM

Уп/уа6и

Bbfw

Фие. ff

гП

(

+

А

1

i- С

Ato шину 22 На шину 21

AWPfi

; f/Q вход опроса

прерывани  ЪПР1

/|(

.«

rrtr:

«

1

55

6tt

4

Claims (2)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭВМ С МАГИСТРАЛЬЮ ВНЕШНИХ УСТРОЙСТВ, содержащее первый блок дешифрации адреса, первый вход которого соединен с адресными шинами магистрали ЭВМ, второй вход - с управляющими шинами магистрали ЭВМ, с адресными входами-выходами блока прерываний и блока управления, а выход - с первым синхронизирующим входом буферного регистра данных и первым синхронизирующим входом-выходом блока управй'ения, синхронизирующими входами регистра команд и блока захвата магистрали и первым информационным входом регистра адреса, первый информационный вход-выход буферного регистра данных, второй информационный вход регистра адреса, информационный вход регистра команд и выход регистра прерываний соединены с информационными шинами магистрали ЭВМ, выход регистра команд соединен с информационным входом буферного регист-ра данных, командными входами блока управления и блока захвата магистра-.

ли и входом сброса блока прерываний, второй информационный вход-выход буферного регистра данных соединен с информационными шинами магистрали внешних устройств, выход регистра адреса соединен с адресными шинами магистрали внешних устройств и с первым входом второго блока дешифрации адреса, второй вход которого соединен с управляющими шинами магистрали внешних устройств и с вторым синхронизирующим входом-выходом блока управления, первый выход которого соединен с третьим входом сброса сигнала захвата блока захвата магистрали, выход разрешения и вход запроса которо- q го соединены соответственно с входными и выходными шинами запроса доступа магистрали внешних устройств, выход сигнала захвата блока захвата магистрали соединен с вторым синхронизирующим входом буферного регистра данных, синхронизирующим входом регистра адреса и входом сигнала захвата магистрали блока управления, второй выход которого соединен с тактовым входом регистра адреса, первый и второй выходы второго блока дешифрации адреса соединены соответственно с информационным входом регистра прерываний и входом разрешения блока прерываний, выход которого соединен с синхронизирующим входом регистра прерываний, отличающееся тем, что, с целью сокращения времени установления соединения между ЭВМ и внешним устройством, в устройство введен блок обработки запросов пассивных устройств, причем вход-выход блока обработки запросов пассивных устройств соеди1408440 А1 нен с информационными шинами магистрали ЭВМ, первый, второй и третий входы и выход - соответственно с выходом первого блока дешифрации адреса, выходом сигнала захвата блока захвата магистрали, с выходом и входом зап роса прерывания блока прерываний, а четвертый вход ‘- с шинами запроса прерывания магистрали внешних устройств .

2. Устройство по п.1, отличающееся тем, что блок обработки запросов пассивных устройств содержит узел приоритета, синхронизирующим входом подключенный к выходу генератора тактовых импульсов, два элемента И, входной и выходной коммутаторы и элемент НЕ, причем выход первого элемента И соединен с управляющим входом входного коммутатора и через элемент НЕ с входом разрешения записи кода текущего приоритета узла приоритета, вход кода текущего приоритета которого подключен к выходу входного коммутатора, управляющий вход выходного коммутатора соединен с выходом второго элемента И, информационные входы выходного коммутатора соединены с выходом вектора приоритета узла приоритета и третьим входом блока обработки запросов пассивных устройств, первый и второй входы второго элемента И подключены к третьему входу блока обработки запросов пассивных устройств, выход выходного коммутатора соединен с информационным входом входного коммутатора и входомвыходом блока обработки запросов пассивных устройств, вход и группа входов первого элемента И, группа входов запроса и выход сигнала запроса прерывания узла приоритета являются соответственно вторым, первым и четвертым входами и выходом блока обработки запросов пассивных устройств.