SU1387182A1 - Программируемый многоканальный таймер - Google Patents

Abstract

Изобретение относитс  к области радиоэлектроники и может быть использовано в устройствах обработки дискретной информации. Цель изобретени  - повышение точности формировани  малых временных интервалов между выходными импульсами . Таймер содержит дискретную линию 1 задержки, запоминающее устройство 2, счетчик 3 управлени , элементы И 4.1,..., 4(N+3), триггеры 5.1,..., 5.N и элемент ИЛИ 6. Введение дискретной линии 7 задержки , коммутатора 8 кодов и образование новых функциональных св зей уменьшает врем  восстановлени  таймера. 2 ил.

Description

Вход тактодьи импульсов

шина кодов unmepSam

&

(Л

Выхе

RnKoSI

Выход N

00

00

00 N3

Изобретение относитс  к радиоэлектронике и может быть использовано в устройствах обработки дискретной информации, измерительной технике, синхронизаторах.

Цель изобретени  - повышение точное- ти формировани  малых временных интервалов между выходными импульсами путем уменьшени  времени восстановлени  программируемого многоканального таймера.

На фиг. 1 приведена схема предлагаемого таймера; на фиг. 2 - временные диаграммы работы таймера дл  числа выходов таймера, равного двум (где te - врем  восстановлени  таймера; tc - задержка управл ющего счетчика; 1зу - задержка запоминающего устройства).

Программируемый многоканальный таймер содержит первую дискретную линию 1 задержки (ДЛЗ), запоминающее устройство 2, счетчик 3 управлени  (СУ), логические элементы И 4.1-4. (N-(-3), триггеры 5.1-5.N, логический элемент ИЛИ 6, вто- рую дискретную линию 7 задержки, коммутатор 8 кодов.

Первый вход логического элемента ИЛИ 6 подключен к входной шине импульса запуска (ИЗ), второй вход - к выходу (М4-3)-го логического элемента И 4. (N4-3), а выход - к входу начальной установки первой дискретной линии 1 задержки и счетному входу счетчика 3 управлени , вход установки в исходное состо ние которого подключен к выходу (N+2)-ro логического элемента И 4. (N + 2), а выходы счетчика 3 управлени  подключены к первой группе адресных входов запоминающего устройства 2, втора  группа адресных входов которого подключена к входной шине управлени , перва  группа выходов под- ключена к информационным входам первой дискретной линии 1 задержки, а втора  группа выходов подключена к первым входам логических элементов И 4.1-4.(N+3), вторые входы (N + l)-ro и (N+2)-ro логи- ческих элементов И 4.(N+1) и 4. (N+2) подключены к выходу первой дискретной линии 1 задержки, выходы логических элементов И 4.1-4.N подключены к соответствующим 1-входам триггеров 5.1-5.N, выход (N + l)-ro логического элемента И 4. (N+1) подключен к К-входам триггеров, выходы которых подключены к соответствующим выходным шинам, а входы синхронизации триггеров подключены к входу тактовых импульсов (ТИ) первой дискретной линии 1 задержки и входной щине тактовых импульсов. Кроме того, в таймер введены втора  дискретна  лини  7 задержки и коммутатор 8 кодов.

Информационные входы коммутатора 8 кодов подключены к входной шине кодов интервалов, входы управлени  - к третьей группе выходов запоминающего устройства 2, а выходы - к информационным входам второй дискретной линии 7 задержки. Вход тактовых импульсов второй дискретной линии 7 задержки подключен к входной шине тактовых импульсов, вход запуска - к выходу первой дискретной линии 1 задержки, вход начальной установки - к выходу логического элемента ИЛИ 6, а выход подключен к вторым входам с первого по N-й и (Ы4-3)-й логических элементов И 4.1-4.N и 4.(Ы4-3).

Дискретна  втора  лини  7 задержки может состо ть, например, из регистра 7.1 сдвига «1 и мультиплексора 7.2. Вход последовательного приема информации регистра 7.1 и первый информационный вход мультиплексора 7.2 подключены к входу импульса запуска второй дискретной линии 7 задержки. Остальные информационные входы мультиплексора 7.2 подключены к соответствующим выходам регистра 7.1.

В исходном состо нии на вход синхронизации регистра 7.1 сдвига поступают тактовые импульсы. На входе последовательного приема информации и всех выходах регистра 7,1 сигнал соответствует логическому «О. На управл ющие входы мультиплексора 7.2 поступает код, который обеспечивает подключение к выходу второй дискретной линии 7 задержки одного из его информационных входов. Задержка выходного импульса тем больше, чем старше разр д регистра 7.1, подключенный к выходу второй дискретной линии 7 задержки.

Рабочий цикл второй дискретной задержки линии 7 начинаетс , когда на вход последовательного приема информации регистра 7.1 поступает импульс запуска. Тактовый импульс записывает логическую «1 в первый разр д регистра 7.1. Логическа  «1 сдвигаетс  в старшие разр ды регистра 7.1 тактовыми импульсами до тех пор, пока на выходе дискретной линии 7 задержки не по вл етс  импульс, который затем через внешние цепи поступает на R-вход регистра 7.1 и обнул ет его. Обнуление происходит по спаду импульса на R-входе. Схема возвращаетс  в исходное состо ние.

Предлагаемый таймер работает следующим образом.

В исходном состо нии счетчик 3 управлени  находитс  в состо нии «О. Выходные сигналы запоминающего устройства 2 определ ютс  кодом адреса, поступающим со счетчика 3 управлени  и с входной шины управлени . На информационные входы первой дискретной линии 1 задержки с выхода запоминающего устройства 2 поступает код задержки. На входы управлени  коммутатора 8 кодов с выхода запоминающего устройства 2 поступают управл ющие сигналы, обеспечивающие подключение с входной шины кода интервалов к информационным входам второй дискретной линии 7 задержки кода нулевой задержки. На входы логических элементов И 4 от запоминающего устройства 2 поступает сигнал логического «О. На вход тактовых импульсов устройства поступают тактовые импульсы.

Рабочий цикл начинаетс  после прихода импульса запуска. Импульс запуска, поступающий с входа устройства, проходит через логический элемент ИЛИ 6, производит начальную установку дискретных линий 1 и 7 задержек в соответствии с кодами на их информационных входах и увеличивает содержимое счетчика 3 управлени  на «1.

После начальной установки начинаетс  рабочий цикл первой дискретной линии 1 задержки , измен етс  код адреса на входе запоминающего устройства 2, а на выходах последнего измен ютс  код задержки и управл ющие сигналы, поступающие на логические элементы И 4 и коммутатор 8 кодов. Управл ющие сигналы обеспечивают подключение к выходу второй дискретной линии 7 задержки 1-входа триггера 5.1 через логический элемент И 4.1 логического элемента ИЛИ 6 через логический элемент И4.(М+3). Кроме того, управл ющие сигналы с выхода запоминающего устройства 2 обеспечивают подключение к информационным входам второй дискретной линии 7 задержки кода интервала, равного «О.

По окончании рабочего цикла перва  дискретна  лини  1 задержки выдает на выход задержанный импульс, который проходит без задержки (ни на один такт) через мультиплексор 7.2 на выход второй дискретной линии 7 задержки. Импульс с выхода второй дискретной линии 7 задержки поступает через логический элемент И 4.1 на J-вход триггера 5.1, разреша  установку в состо ние «1. Тактовый импульс, поступающий на вход синхронизации триггера 5.1, устанавливает его в состо ние «1.

Кроме того, импульс с выхода второй дискретной линии 7 задержки через логический элемент И 4. (N+3) и логический элемент ИЛИ 6 производит начальную установку первой дискретной линии 1 задержки в соответствии с кодом на ее информационных входах и увеличивает содержимое счетчика 3 управлени  на «1.

После начальной установки начинаетс  новый цикл работы первой дискретной линии 1 задержки, измен етс  код адреса на входе запоминающего устройства 2, а на его выходах измен ютс  код задержки и управл ющие сигналы, поступающие на логические элементы И и коммутатор 8 кодов. Управл ющие сигналы обеспечивают подключение к выходу первой дискретной линии 1 задержки К-входов триггеров, а к выходу второй дискретной линии 7 задержки 1-входа триггера 5.2 и логического элемента ИЛИ 6, а также кода интервала к информационным входам второй дискретной линии 7 задержки.

По окончании рабочего цикла первой дискретной линии 1 задержки импульс с ее

выхода запускает вторую дискретную линию 7 задержки и поступает через логический элемент И 4.(N+1) на К-входы триггеров, разреща  установку их в состо ние «О. По спаду тактового импульса триггер 5.1

Q устанавливаетс  в состо ние «О, а остальные триггеры 5.2-5.N не измен ют своего состо ни , остаютс  в состо нии «О.

Импульс на выходе второй дискретной линии 7 задержки по вл етс  с задержкой относительно запускающего импульса

5 на входе этой линии. Задержка зависит от кода на информационных входах второй дискретной линии 7 задержки (фиг. 2, величина задержки равна одному такту).

Импульс с выхода второй дискретной ли0 НИИ 7 задержки поступает через логический элемент И 4.2 на 1-вход триггера 5.2, разреща  установку в состо ние «1. По спаду тактового импульса триггер 5.2 устанавливаетс  в состо ние «1.

5 Кроме того, импульс с выхода второй . дискретной линии 7 задержки через логический элемент И 4.(N+3) и логический элемент ИЛИ 6 производит начальную установку первой дискретной линии 1 задержки , увеличивает содержимое счетчика 3

0 управлени  на «1 и производит начальную установку второй дискретной линии 7 задержки . Начальна  установка второй дискретной линии 7 задержки происходит по спаду импульса.

Таким образом, на выходе 1 заканчивает5 с  формирование импульса по длительности (формируетс  спад), а на выходе II формируетс  фронт импульса и.начинаетс  формирование длительности импульса. Интервал между спадом импульса на выходе I и фронтом импульса на выходе II равен коли0 цеству тактов задержки, формируемых второй дискретной линией 7 задержки (на фиг. 2, один такт). Минимальное количество тактов задержки может быть равно нулю. Максимальное количество тактов

г должно перекрывать врем  восстановлени  таймера (фиг. 2, te).

После начальной установки начинаетс  новый рабочий цикл первой дискретной линии 1 задержки. В соответствии с кодом счетчика 3 управлени  на выходах запомиQ нающего устройства 2 устанавливаютс  сигналы управлени , которые блокируют логические элементы 4.1-4.N, 4. (N+3), снимают блокировку логических элементов И 4.(N-f- -f-1), 4.(N+2) и подключают к информационным входам второй дискретной линии

5 7 задержки код интервала, равного «О. В результате этого импульс с выхода первой дискретной линии 1 задержки обеспечивает начальную установку счетчика 3

управлени  и, пройд  через дискретную линию 7 задержки, обеспечивает начальную установку в «О триггеров 5. Устройство возвращаетс  в исходное состо ние.

Новый рабочий цикл начинаетс  в момент, когда на вход логического элемента ИЛИ 6 поступает импульс запуска.

Величина временных интервалов и пор док следовани  выходных импульсов программируемого многоканального таймера в новом цикле зависит от сигналов, которые устанавливаютс  на входной шине управлени  и входной шине кодов интервалов ,.

Claims (1)

1. Формула изобретени 

   Программируемый многоканальный таймер , содержащий первую дискретную линию задержки, (N-f-S) логических элементов И, запоминающее устройство, счетчик управ- лени .М триггеров, логический элемент ИЛИ, первый вход которого подключен к входной шине импульса запуска, второй вход - к выходу (N-|-.3)-ro логического элемента И, а выход - к входу начальной установки первой дискретной линии задержки и счетному входу счетчика управлени , вход установки в исходное состо ние которого подключен к выходу (N+2)-ro логического элемента И, а выходы счетчика управлени  подключены к первой группе адресных входов запоминающего устройства, втора  группа адресных входов которого подключена к входной шине управлени , перва  группа выходов подключена к инфор0

   мационным входам первой дискретной линии задержки, а втора  группа выходов подключена к первым входам логических элементов И, вторые входы (N+l)-ro и (N+2)-ro логических элементов И подключены к выходу первой дискретной линии задержки, выходы логических элементов И подключены к соответствующим 1-входам триггеров, выход (N+l)-ro логического элемента И подключен к К-входам триггеров, выходы которых подключены к соответствующим выходным шинам, а входы синхронизации триггеров подключены к входу тактовых импульсов первой дискретной линии задержки и входной щине тактовых импульс сов, отличающийс  тем, что, с целью повышени  точности формировани  малых временных интервалов между выходными импульсами путем уменьшени  времени восстановлени , в него введены втора  дискретна  лини  задержки и коммутатор кодов,

   0 информационные входы которого подключены к входной щине кодов интервалов, входы управлени  подключены к третьей группе выходов запоминающего устройства , а выходы коммутатора кодов подключены к информационным входам второй дис кретной линии задержки, вход тактовых импульсов которой подключен к входной щине тактовых импульсов, вход запуска подключен к выходу первой дискретной линии задержки, вход начальной установки

   Q подключен к выходу логического элемента ИЛИ, а выход подключен к вторым входам с первого по N- и (М+3)-й логических элементов И.