SU1387182A1

SU1387182A1 - Programmed multichannel timer

Info

Publication number: SU1387182A1
Application number: SU864114539A
Authority: SU
Inventors: Георгий Анатольевич Пыко; Георгий Григорьевич Кравцов
Original assignee: Предприятие П/Я А-1554
Priority date: 1986-09-02
Filing date: 1986-09-02
Publication date: 1988-04-07

Abstract

Изобретение относитс к области радиоэлектроники и может быть использовано в устройствах обработки дискретной информации. Цель изобретени - повышение точности формировани малых временных интервалов между выходными импульсами . Таймер содержит дискретную линию 1 задержки, запоминающее устройство 2, счетчик 3 управлени , элементы И 4.1,..., 4(N+3), триггеры 5.1,..., 5.N и элемент ИЛИ 6. Введение дискретной линии 7 задержки , коммутатора 8 кодов и образование новых функциональных св зей уменьшает врем восстановлени таймера. 2 ил.The invention relates to the field of radio electronics and can be used in devices for processing discrete information. The purpose of the invention is to improve the accuracy of formation of small time intervals between output pulses. The timer contains a discrete delay line 1, a memory 2, a control counter 3, AND 4.1, ..., 4 (N + 3) elements, 5.1, ..., 5.N triggers and an OR 6 element. The introduction of discrete delay line 7 , the switch 8 codes and the formation of new functional connections reduces the recovery time of the timer. 2 Il.

Description

Вход тактодьи импульсовPulse input

шина кодов unmepSamunmepSam code bus

&&

(Л(L

ВыхеOut

RnKoSIRnKoSI

Выход NN output

0000

00 00

00 N300 N3

Изобретение относитс к радиоэлектронике и может быть использовано в устройствах обработки дискретной информации, измерительной технике, синхронизаторах.The invention relates to electronics and can be used in devices for processing discrete information, measurement technology, synchronizers.

Цель изобретени - повышение точное- ти формировани малых временных интервалов между выходными импульсами путем уменьшени времени восстановлени программируемого многоканального таймера.The purpose of the invention is to improve the accuracy of forming small time intervals between output pulses by reducing the recovery time of the programmable multi-channel timer.

На фиг. 1 приведена схема предлагаемого таймера; на фиг. 2 - временные диаграммы работы таймера дл числа выходов таймера, равного двум (где te - врем восстановлени таймера; tc - задержка управл ющего счетчика; 1зу - задержка запоминающего устройства).FIG. 1 shows the scheme of the proposed timer; in fig. 2 - time diagrams of the timer operation for the number of timer outputs equal to two (where te is the timer recovery time; tc is the control counter delay; 1u is the memory delay).

Программируемый многоканальный таймер содержит первую дискретную линию 1 задержки (ДЛЗ), запоминающее устройство 2, счетчик 3 управлени (СУ), логические элементы И 4.1-4. (N-(-3), триггеры 5.1-5.N, логический элемент ИЛИ 6, вто- рую дискретную линию 7 задержки, коммутатор 8 кодов.The programmable multichannel timer contains the first discrete delay line 1 (LLL), memory 2, control counter 3 (CS), logic gates 4.1-4. (N - (- 3), triggers 5.1-5.N, logical element OR 6, second discrete delay line 7, switch 8 codes.

Первый вход логического элемента ИЛИ 6 подключен к входной шине импульса запуска (ИЗ), второй вход - к выходу (М4-3)-го логического элемента И 4. (N4-3), а выход - к входу начальной установки первой дискретной линии 1 задержки и счетному входу счетчика 3 управлени , вход установки в исходное состо ние которого подключен к выходу (N+2)-ro логического элемента И 4. (N + 2), а выходы счетчика 3 управлени подключены к первой группе адресных входов запоминающего устройства 2, втора группа адресных входов которого подключена к входной шине управлени , перва группа выходов под- ключена к информационным входам первой дискретной линии 1 задержки, а втора группа выходов подключена к первым входам логических элементов И 4.1-4.(N+3), вторые входы (N + l)-ro и (N+2)-ro логи- ческих элементов И 4.(N+1) и 4. (N+2) подключены к выходу первой дискретной линии 1 задержки, выходы логических элементов И 4.1-4.N подключены к соответствующим 1-входам триггеров 5.1-5.N, выход (N + l)-ro логического элемента И 4. (N+1) подключен к К-входам триггеров, выходы которых подключены к соответствующим выходным шинам, а входы синхронизации триггеров подключены к входу тактовых импульсов (ТИ) первой дискретной линии 1 задержки и входной щине тактовых импульсов. Кроме того, в таймер введены втора дискретна лини 7 задержки и коммутатор 8 кодов.The first input of the logic element OR 6 is connected to the input bus of the start pulse (FROM), the second input is connected to the output (M4-3) of the 4th logical element 4. (N4-3), and the output - to the input of the initial installation of the first discrete line 1 delays and the counting input of the control counter 3, the setup input to the initial state of which is connected to the output of the (N + 2) -ro logic element AND 4. (N + 2), and the outputs of the control counter 3 are connected to the first group of address inputs of the storage device 2 , the second group of address inputs of which is connected to the control input bus, the first The group of outputs is connected to the information inputs of the first discrete delay line 1, and the second group of outputs is connected to the first inputs of logic gates AND 4.1-4. (N + 3), the second inputs (N + l) -ro and (N + 2) -ro of the logical elements AND 4. (N + 1) and 4. (N + 2) are connected to the output of the first discrete delay line 1, the outputs of the logical elements AND 4.1-4.N are connected to the corresponding 1-inputs of the trigger 5.1-5 .N, the output (N + l) of the AND 4 logic element. (N + 1) is connected to the K-inputs of the flip-flops, the outputs of which are connected to the corresponding output buses, and the sync-inputs of the flip-flops via key to input clock pulses (TI) of the first discrete delay line 1 and the input clock schine. In addition, a second discrete delay line 7 and a switch of 8 codes are entered into the timer.

Информационные входы коммутатора 8 кодов подключены к входной шине кодов интервалов, входы управлени - к третьей группе выходов запоминающего устройства 2, а выходы - к информационным входам второй дискретной линии 7 задержки. Вход тактовых импульсов второй дискретной линии 7 задержки подключен к входной шине тактовых импульсов, вход запуска - к выходу первой дискретной линии 1 задержки, вход начальной установки - к выходу логического элемента ИЛИ 6, а выход подключен к вторым входам с первого по N-й и (Ы4-3)-й логических элементов И 4.1-4.N и 4.(Ы4-3).The information inputs of the switch 8 codes are connected to the input bus of interval codes, the control inputs to the third group of outputs of the storage device 2, and the outputs to the information inputs of the second discrete delay line 7. The input of the clock pulses of the second discrete delay line 7 is connected to the input bus of the clock pulses, the start input is connected to the output of the first discrete delay line 1, the initial setup input is connected to the output of the logic element OR 6, and the output is connected to the second inputs from the first to the Nth and (L4-3) -th logical elements AND 4.1-4.N and 4. (LY4-3).

Дискретна втора лини 7 задержки может состо ть, например, из регистра 7.1 сдвига «1 и мультиплексора 7.2. Вход последовательного приема информации регистра 7.1 и первый информационный вход мультиплексора 7.2 подключены к входу импульса запуска второй дискретной линии 7 задержки. Остальные информационные входы мультиплексора 7.2 подключены к соответствующим выходам регистра 7.1.The discrete second delay line 7 may consist, for example, of shift register 7.1 7.1 and multiplexer 7.2. The input of the sequential reception of register information 7.1 and the first information input of multiplexer 7.2 are connected to the input of the start pulse of the second discrete delay line 7. The remaining information inputs of the multiplexer 7.2 are connected to the corresponding outputs of the register 7.1.

В исходном состо нии на вход синхронизации регистра 7.1 сдвига поступают тактовые импульсы. На входе последовательного приема информации и всех выходах регистра 7,1 сигнал соответствует логическому «О. На управл ющие входы мультиплексора 7.2 поступает код, который обеспечивает подключение к выходу второй дискретной линии 7 задержки одного из его информационных входов. Задержка выходного импульса тем больше, чем старше разр д регистра 7.1, подключенный к выходу второй дискретной линии 7 задержки.In the initial state, clock pulses arrive at the clock register 7.1 shift input. At the input of the sequential reception of information and all the outputs of register 7.1, the signal corresponds to a logical “O. The control inputs of multiplexer 7.2 receive a code that provides connection to the output of the second discrete delay line 7 of one of its information inputs. The delay of the output pulse is greater, the higher the bit of the register 7.1, connected to the output of the second discrete delay line 7.

Рабочий цикл второй дискретной задержки линии 7 начинаетс , когда на вход последовательного приема информации регистра 7.1 поступает импульс запуска. Тактовый импульс записывает логическую «1 в первый разр д регистра 7.1. Логическа «1 сдвигаетс в старшие разр ды регистра 7.1 тактовыми импульсами до тех пор, пока на выходе дискретной линии 7 задержки не по вл етс импульс, который затем через внешние цепи поступает на R-вход регистра 7.1 и обнул ет его. Обнуление происходит по спаду импульса на R-входе. Схема возвращаетс в исходное состо ние.The duty cycle of the second discrete delay line 7 begins when a start pulse is received at the input of the sequential reception of register 7.1 information. A clock pulse writes a logical 1 in the first register bit 7.1. Logic 1 is shifted to higher bits of the register 7.1 by clock pulses until a pulse appears at the output of discrete delay line 7, which then goes through the external circuits to the R input of register 7.1 and zeroes it. Zeroing occurs on the decline of the pulse at the R-input. The circuit returns to its original state.

Предлагаемый таймер работает следующим образом.The proposed timer works as follows.

В исходном состо нии счетчик 3 управлени находитс в состо нии «О. Выходные сигналы запоминающего устройства 2 определ ютс кодом адреса, поступающим со счетчика 3 управлени и с входной шины управлени . На информационные входы первой дискретной линии 1 задержки с выхода запоминающего устройства 2 поступает код задержки. На входы управлени коммутатора 8 кодов с выхода запоминающего устройства 2 поступают управл ющие сигналы, обеспечивающие подключение с входной шины кода интервалов к информационным входам второй дискретной линии 7 задержки кода нулевой задержки. На входы логических элементов И 4 от запоминающего устройства 2 поступает сигнал логического «О. На вход тактовых импульсов устройства поступают тактовые импульсы.In the initial state, the control counter 3 is in the state "O. The output signals of the memory device 2 are determined by the address code from the control counter 3 and the control input bus. The information inputs of the first discrete line 1 delay from the output of the storage device 2 receives the delay code. The control inputs of the switch 8 codes from the output of the storage device 2 receive control signals that connect the interval code code to the information inputs of the second discrete zero delay code line 7 from the input bus of the code. At the inputs of logic elements And 4 from the storage device 2 receives a logical signal "O. At the input of the clock pulses of the device receives clock pulses.

Рабочий цикл начинаетс после прихода импульса запуска. Импульс запуска, поступающий с входа устройства, проходит через логический элемент ИЛИ 6, производит начальную установку дискретных линий 1 и 7 задержек в соответствии с кодами на их информационных входах и увеличивает содержимое счетчика 3 управлени на «1.The duty cycle begins after the arrival of a start pulse. The trigger pulse, coming from the input of the device, passes through the logic element OR 6, performs the initial installation of discrete lines 1 and 7 delays in accordance with the codes on their information inputs and increases the contents of the control counter 3 by "1.

После начальной установки начинаетс рабочий цикл первой дискретной линии 1 задержки , измен етс код адреса на входе запоминающего устройства 2, а на выходах последнего измен ютс код задержки и управл ющие сигналы, поступающие на логические элементы И 4 и коммутатор 8 кодов. Управл ющие сигналы обеспечивают подключение к выходу второй дискретной линии 7 задержки 1-входа триггера 5.1 через логический элемент И 4.1 логического элемента ИЛИ 6 через логический элемент И4.(М+3). Кроме того, управл ющие сигналы с выхода запоминающего устройства 2 обеспечивают подключение к информационным входам второй дискретной линии 7 задержки кода интервала, равного «О.After the initial setup, the duty cycle of the first discrete delay line 1 begins, the address code at the input of memory 2 is changed, and at the outputs of the last delay code and control signals to AND 4 and switch 8 codes are changed. The control signals provide a connection to the output of the second discrete line 7 of the delay 1 of the trigger input 5.1 through the logic element AND 4.1 of the logic element OR 6 through the logic element I4. (M + 3). In addition, the control signals from the output of the storage device 2 provide connection to the information inputs of the second discrete line 7 of the delay code of the interval equal to "O."

По окончании рабочего цикла перва дискретна лини 1 задержки выдает на выход задержанный импульс, который проходит без задержки (ни на один такт) через мультиплексор 7.2 на выход второй дискретной линии 7 задержки. Импульс с выхода второй дискретной линии 7 задержки поступает через логический элемент И 4.1 на J-вход триггера 5.1, разреша установку в состо ние «1. Тактовый импульс, поступающий на вход синхронизации триггера 5.1, устанавливает его в состо ние «1.At the end of the operating cycle, the first discrete delay line 1 outputs a delayed pulse that passes without delay (not for one clock cycle) through multiplexer 7.2 to the output of the second discrete delay line 7. The impulse from the output of the second discrete delay line 7 is fed through the logic element AND 4.1 to the J-input of the trigger 5.1, allowing the setting to the state "1. A clock pulse arriving at the synchronization input of trigger 5.1 sets it to the state "1.

Кроме того, импульс с выхода второй дискретной линии 7 задержки через логический элемент И 4. (N+3) и логический элемент ИЛИ 6 производит начальную установку первой дискретной линии 1 задержки в соответствии с кодом на ее информационных входах и увеличивает содержимое счетчика 3 управлени на «1.In addition, the pulse from the output of the second discrete delay line 7 through the logic element AND 4. (N + 3) and the logic element OR 6 makes the initial setting of the first discrete delay line 1 in accordance with the code on its information inputs and increases the contents of the control counter 3 to "one.

После начальной установки начинаетс новый цикл работы первой дискретной линии 1 задержки, измен етс код адреса на входе запоминающего устройства 2, а на его выходах измен ютс код задержки и управл ющие сигналы, поступающие на логические элементы И и коммутатор 8 кодов. Управл ющие сигналы обеспечивают подключение к выходу первой дискретной линии 1 задержки К-входов триггеров, а к выходу второй дискретной линии 7 задержки 1-входа триггера 5.2 и логического элемента ИЛИ 6, а также кода интервала к информационным входам второй дискретной линии 7 задержки.After the initial setup, a new cycle of operation of the first discrete delay line 1 begins, the address code at the input of memory 2 is changed, and the delay code and control signals to the AND gates and switch 8 codes are changed at its outputs. The control signals provide a connection to the output of the first discrete delay line 1 for the K inputs of the triggers, and for the output of the second discrete line 7 the delays of the 1st input of the trigger 5.2 and the logic element OR 6, as well as the code of the interval to the information inputs of the second discrete delay line 7.

По окончании рабочего цикла первой дискретной линии 1 задержки импульс с ееAt the end of the operating cycle of the first discrete line 1, the delay of the pulse with its

выхода запускает вторую дискретную линию 7 задержки и поступает через логический элемент И 4.(N+1) на К-входы триггеров, разреща установку их в состо ние «О. По спаду тактового импульса триггер 5.1the output starts the second discrete delay line 7 and enters through the logic element AND 4. (N + 1) to the K-inputs of the triggers, allowing them to be set to the state of “O. On the decline of the clock pulse trigger 5.1

Q устанавливаетс в состо ние «О, а остальные триггеры 5.2-5.N не измен ют своего состо ни , остаютс в состо нии «О.Q is set to the state of "O, and the remaining triggers 5.2-5.N do not change their state, remain in the state of" O.

Импульс на выходе второй дискретной линии 7 задержки по вл етс с задержкой относительно запускающего импульсаThe pulse at the output of the second discrete delay line 7 appears with a delay relative to the trigger pulse.

5 на входе этой линии. Задержка зависит от кода на информационных входах второй дискретной линии 7 задержки (фиг. 2, величина задержки равна одному такту).5 at the entrance of this line. The delay depends on the code on the information inputs of the second discrete delay line 7 (Fig. 2, the delay value is equal to one clock cycle).

Импульс с выхода второй дискретной ли0 НИИ 7 задержки поступает через логический элемент И 4.2 на 1-вход триггера 5.2, разреща установку в состо ние «1. По спаду тактового импульса триггер 5.2 устанавливаетс в состо ние «1.The impulse from the output of the second discrete LII 7 delay enters through the logic element AND 4.2 to the 1-input of trigger 5.2, allowing the setting to the state "1. By decay of the clock pulse, trigger 5.2 is set to state "1.

5 Кроме того, импульс с выхода второй . дискретной линии 7 задержки через логический элемент И 4.(N+3) и логический элемент ИЛИ 6 производит начальную установку первой дискретной линии 1 задержки , увеличивает содержимое счетчика 35 In addition, the pulse from the output of the second. discrete delay line 7 through the logic element AND 4. (N + 3) and the logic element OR 6 performs the initial installation of the first discrete delay line 1, increases the contents of the counter 3

0 управлени на «1 и производит начальную установку второй дискретной линии 7 задержки . Начальна установка второй дискретной линии 7 задержки происходит по спаду импульса.0 control to “1” and makes the initial setting of the second discrete delay line 7. The initial installation of the second discrete delay line 7 occurs on a pulse decay.

Таким образом, на выходе 1 заканчивает5 с формирование импульса по длительности (формируетс спад), а на выходе II формируетс фронт импульса и.начинаетс формирование длительности импульса. Интервал между спадом импульса на выходе I и фронтом импульса на выходе II равен коли0 цеству тактов задержки, формируемых второй дискретной линией 7 задержки (на фиг. 2, один такт). Минимальное количество тактов задержки может быть равно нулю. Максимальное количество тактовThus, at output 1, it terminates 5 with the formation of a pulse in duration (a decay is formed), and at output II a pulse front is formed and the formation of a pulse duration begins. The interval between the drop of the pulse at the output I and the front of the pulse at the output II is equal to the number of delay ticks generated by the second discrete delay line 7 (in Fig. 2, one tick). The minimum number of delay ticks can be zero. Maximum number of cycles

г должно перекрывать врем восстановлени таймера (фиг. 2, te).g should overlap the recovery time of the timer (Fig. 2, te).

После начальной установки начинаетс новый рабочий цикл первой дискретной линии 1 задержки. В соответствии с кодом счетчика 3 управлени на выходах запомиQ нающего устройства 2 устанавливаютс сигналы управлени , которые блокируют логические элементы 4.1-4.N, 4. (N+3), снимают блокировку логических элементов И 4.(N-f- -f-1), 4.(N+2) и подключают к информационным входам второй дискретной линииAfter the initial installation, a new duty cycle of the first discrete delay line 1 begins. In accordance with the code of the control 3, the control outputs 2 of the memory device 2 are set to control signals that block the logic elements 4.1-4.N, 4. (N + 3), unlock the logic elements AND 4. (Nf- -f-1) , 4. (N + 2) and connect to the information inputs of the second discrete line

5 7 задержки код интервала, равного «О. В результате этого импульс с выхода первой дискретной линии 1 задержки обеспечивает начальную установку счетчика 35 7 delay code interval, equal to "O. As a result, a pulse from the output of the first discrete delay line 1 ensures the initial setting of the counter 3

управлени и, пройд через дискретную линию 7 задержки, обеспечивает начальную установку в «О триггеров 5. Устройство возвращаетс в исходное состо ние.control and, having passed through the discrete delay line 7, provides the initial setting to " Triggers 5. " The device returns to its original state.

Новый рабочий цикл начинаетс в момент, когда на вход логического элемента ИЛИ 6 поступает импульс запуска.A new working cycle starts at the moment when a trigger pulse is received at the input of a logical element OR 6.

Величина временных интервалов и пор док следовани выходных импульсов программируемого многоканального таймера в новом цикле зависит от сигналов, которые устанавливаютс на входной шине управлени и входной шине кодов интервалов ,.The size of the time intervals and the order of the output pulses of the programmable multichannel timer in a new cycle depends on the signals that are set on the input control bus and the input bus of the interval codes,.

Claims

Формула изобретени Invention Formula

Программируемый многоканальный таймер , содержащий первую дискретную линию задержки, (N-f-S) логических элементов И, запоминающее устройство, счетчик управ- лени .М триггеров, логический элемент ИЛИ, первый вход которого подключен к входной шине импульса запуска, второй вход - к выходу (N-|-.3)-ro логического элемента И, а выход - к входу начальной установки первой дискретной линии задержки и счетному входу счетчика управлени , вход установки в исходное состо ние которого подключен к выходу (N+2)-ro логического элемента И, а выходы счетчика управлени подключены к первой группе адресных входов запоминающего устройства, втора группа адресных входов которого подключена к входной шине управлени , перва группа выходов подключена к инфор0A programmable multichannel timer containing the first discrete delay line, (NfS) AND gates, a memory device, a control counter. M triggers, an OR logic element, the first input of which is connected to the input trigger bus, the second input to the output (N- | -.3) -ro of the logical element And, and the output to the input of the initial installation of the first discrete delay line and the counting input of the control counter, the installation input to the initial state of which is connected to the output of the (N + 2) -ro logical element And, and counter outputs and connected to the first group of address inputs of the memory devices, the second group of address inputs of which the input is connected to the control bus, the first group of outputs is connected to infor0

мационным входам первой дискретной линии задержки, а втора группа выходов подключена к первым входам логических элементов И, вторые входы (N+l)-ro и (N+2)-ro логических элементов И подключены к выходу первой дискретной линии задержки, выходы логических элементов И подключены к соответствующим 1-входам триггеров, выход (N+l)-ro логического элемента И подключен к К-входам триггеров, выходы которых подключены к соответствующим выходным шинам, а входы синхронизации триггеров подключены к входу тактовых импульсов первой дискретной линии задержки и входной щине тактовых импульс сов, отличающийс тем, что, с целью повышени точности формировани малых временных интервалов между выходными импульсами путем уменьшени времени восстановлени , в него введены втора дискретна лини задержки и коммутатор кодов,the first discrete delay line has the main inputs, and the second group of outputs is connected to the first inputs of the AND gates, the second inputs (N + l) -ro and (N + 2) -ro of the AND gates, are connected to the output of the first discrete delay line, the outputs of the logic elements And connected to the corresponding 1-inputs of triggers, the output of the (N + l) -ro logic element I is connected to the K-inputs of the triggers, the outputs of which are connected to the corresponding output buses, and the synchronization inputs of the trigger are connected to the input of the clock pulses of the first discrete delay line and an input bus clock pulses, characterized in that, in order to increase the accuracy of forming small time intervals between output pulses by reducing the recovery time, a second discrete delay line and a switch are introduced into it,

0 информационные входы которого подключены к входной щине кодов интервалов, входы управлени подключены к третьей группе выходов запоминающего устройства , а выходы коммутатора кодов подключены к информационным входам второй дис кретной линии задержки, вход тактовых импульсов которой подключен к входной щине тактовых импульсов, вход запуска подключен к выходу первой дискретной линии задержки, вход начальной установки0 information inputs of which are connected to the input slider of interval codes, control inputs are connected to the third group of memory outputs, and switch code outputs are connected to the information inputs of the second discrete delay line, the clock input of which is connected to the clock input strip, the start input is connected to the output of the first discrete delay line, the setup input

Q подключен к выходу логического элемента ИЛИ, а выход подключен к вторым входам с первого по N- и (М+3)-й логических элементов И.Q is connected to the output of the logical element OR, and the output is connected to the second inputs from the first to the N- and (M + 3) -th logical elements I.