SU1688438A1

SU1688438A1 - Устройство дл приема и передачи данных

Info

Publication number: SU1688438A1
Application number: SU894671652A
Authority: SU
Inventors: Анатолий Иванович Сурнин
Original assignee: Коми Научный Центр Уральского Отделения Ан Ссср
Priority date: 1989-03-30
Filing date: 1989-03-30
Publication date: 1991-10-30

Abstract

Изобретение относитс к радиотехнике. Цель изобретени - увеличение пропускной способности. Устройство содержит тактовый генератор 1. усилитель2.фильтр 3 нижних частот, формирователь 4 пр моугольных импульсов , счетчики 5, 9 и 26, дешифраторы 6, 10 и 27, формирователи 7 и 24 коротких импульсов , блоки 8, 13, 14 и 19 задержки, триггеры 11 и 12, регистры 15 и 21, буферный регистр 16, блок 17 потребител информации , RS-триггер 18, источник 20 информации , делитель 22 частоты, мультиплексор 23, элемент И 25, Д-триггер 28 и элемент ИЛИ 29. За счет RS-триггера 18 импульс синхронизации в устройстве формируетс лишь в том случае, когда очередные данные из источника 20 не успевают поступать в регистр 21 за врем формировани паузы первого импульса серии Т1. Прерывание формировател импульса синхронизации возможно лишь первым импульсом серии Т1, что обеспечивает правильность формировани информационного импульса. Отсутствие импульса синхронизации между пол ми обеспечивает увеличение пропускной способности устройства . 1 ил, fe Ov 00 со со 00

Description

Изобретение относитс к радиотехнике и может использоватьс дл последовательной передачи цифровых данных в дуплексном режиме.

Цель изобретени - увеличение пропускной способности.

На чертеже изображена структурна электрическа схема предлагаемого устройства

Устройство содержит тактовый генератор 1, усилитель 2, фильтр 3 нижних частот, формирователь 4 пр моугольных импульсов , первый счетчик 5. первый дешифратор 6, первый формирователь 7 коротких импульсов , первый блок 8 задержи, второй счетчик 9, второй дешифратор 10,первый 11 и второй 12 триггеры, второй 13 и третий 14 блоки задержки, первый регистр 15 сдвига, буферный регистр 16, блок 17 потребител информации, RS-триггер 18. четвертый блок 19 задержки, источник 20 информации, вто рой регистр 21 сдвига, делитель 22 частоты, мультиплексор 23, второй формирователь 24 коротких импульсов, элемент И 25, третий счетчик 26, третий дешифратор 27, D- триггер 28, элемент ИЛИ 29.

Устройство работает следующим образом .

Делитель 22 делит входную частоту от тактового генератора 1 и формирует на своих трех выходах три серии импульг i Т1, Т2, ТЗ различной длительности, поступающие на входы мультиплексора 23. Выбор серии импульсов и их длительность на выходе мультиплексора 23 зависит отзначени сигнала на его управл ющих входах. С помощью формировател 24(дифференцирующей цепочки) по заднему фронту к ждого импульса происходит сброс KS-триггера 18 и счетчиков делител 22 дл получени импульсов со скважностью 1/2. Данные от источника 20 занос т параллельным кодом в регистр 21 сдвига. Строб сопровождени данных устанавливает в ноль счетчик 26. Передним Фронтом очередного импульса серии Т1 с первого выхода делител 22 частоты триггер 18 устанавливаетс в 1 Очередным передним фронтом импульса с выхода RS-триг- гера 18. который задержан на врем паузы импульсов серии И относительно конца цикла формировани последнего импульса на выходе мультиплексора 23. D-триггер 28 устанавливаетс в состо ние разрешающее через элемент И 25 выполнение сдвига в регистре 21 и счет числа переданных бит счетчиком 26. Кроме того, на управл ющем входе мультиплексора 23 устанавливаетс значение сигнала, обеспечивающее формирование импульсов длительностью Т1 и Т2 в зависимости от значени сигнала на выходе регистра 21. После того, как будут переданы все биты данных, в счетчике 26 установитс код. равный числу передаваемых бит, и на выходе дешифратора 27 по витс сигнал готовности к передаче очередного пол данных, поступающих к источнику 20. Этим сигналом D-триггер 28 устанавливаетс в состо ние, обеспечивающее формирование мультиплексора 23 импульсов синхрониза0 цми длительностью ТЗ.

Благодар RS-триггеру 18 импульс синхронизации в устройстве формируетс лишь в том случае, когда очередные данные из источника 20 информации не успели посту5 пить в регистр 21 сдвига за врем формировани паузы первого импульса серии Т1. Прерывание формировани импульса синхронизации возможно лишь первым импульсом серии Т1, что обеспечивает

0 правильность формировани информационного импульса. Отсутствие импульса синхронизации между пол ми увеличивает пропускную способность устройства. При этом синхронизаци счетчиков передатчика

5 и приемника происходит лишь при отсутствии информации, а изменение их кодов происходит синхронно на каждом бите по заднему фронту импульса.

С линии св зи входной аналоговый сиг0 нал поступает через фильтр 3, необходимый дл защиты от высокочастотных помех, на формирователь 4. Определение длительности прин тых импульсов выполн етс счетчиком 9 и дешифратором 10. При

5 поступлении импульса в зависимости от его длительности на первом и втором выходах дешифратора 10, соответствующих 0.75Т2 и 0.75ТЗ при Т1 Т2:Тз 1;2;4, по вл ютс импульсы , устанавливающие триггеры 11 и 12

0 в 1 состо ние. Сброс триггера 11 и 12 происходит в моменты времени, когда наступает пауза между импульсами. Задним фронтом импульсов происходит последовательное занесение значени прин тых бит в

5 регистр 15. После того, как код в счетчике числа прин тых бит будет равен числу бит в принимаемом поле информации, сигнал на выходе дешифратора 6 изменит свое значение , что приведет к формированию коротко0 го пр моугольного импульса строба сопровождени данных формирователем 7 короткого импульса и к сбросу в О через элемент ИЛИ 29 счетчика 5. Импульс, задержанный блоком 8. поступает на управл ю5 щий вход буферного регистра 16 и производит занесение данных параллельным кодов из регистра 15 сдвига в буферный регистр 16 Задержка на блоке 8 необходима дл завершени операций сдвига в регистре 15, одновременно строб с блока 8

поступает к блоку 17, сообща ему о том. что в буферный регистр 16 занесены новые данные .

Далее прием повтор етс до поступлени импульса синхронизации от корреспон- дента с линии св зи. По этому импульсу происходит установка в ноль счетчика 5 и синхронизации счетчиков бит приемника и передатчика.

Claims

Формулаизобретени

Устройство дли приема и передачи дан ных, содержащее элемент ИЛИ. последовательно соединенные усилите , фильтр нижних частот, формирователь пр моугольных импульсов, первый счетчик, первый де- шифратор, первый формирователь коротких импульг.ор, первый блок задержки и блок потребител информации, последовательно соединенные тактовый генератор, второй счетчик, второй дешифратор, пер- вый триггер, второй блок задержки, первый регистр сдвига и буферный регистр, второй вход и выход которого соединены соответственно с выходом первого блока задержки и вторым входом блока потребител инфор- мации, второй выход второго дешифратора через второй триггер соединен с входом третьего блока задержки, первый, второй выходы источника информации соединены соответственно с первым, вторым входами второго регистра сдвига, первый, второй выходы делител частоты соединены соответственное первым, вторым входами мультиплексора , третий и четвертый входы

которого соединены с третьим выходом делител частоты, второй выход источника информации соединен с первым входом третьего счетчика, выход которого через последовательно соединенные третий дешифратор , D-триггер и четвертый блок задержки соединен с п тым входом мультиплексора, шестой вход которого соединен с выходом второго регистра сдвига, выход мультиплексора вл етс выходом устройства и соединен с первым входом элемента И и через второй формирователь коротких импульсов с первым входом делител частоты и первым входом RS-триггера. выход четвертого блока задержки через элемент И соединен с третьим входом второго регистра сдвига и вторым входом третьего счетчика, выход третьего дешифратора соединен с входом источника информации, выход тактового генератора соединен с вторым входом делител частоты, выход формировател пр моугольных импульсов соединен с вторыми входами второго счетчика, первого, второго триггеров и первого регистра сдвига, выход RS-триггера соединен с вторым входом D-триггера, отличающеес тем, что. с целью увеличени пропускной способности , выход элемента ИЛИ соединен с установочным входом первого счетчика, выход первого дешифратора соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом третьего блока задержки, первый выход делител частоты соединен с вторым входом RS-триггера.