JPS5829539B2 - arithmetic unit - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル・コンピュータ及びディジタル・デ
ータ・プロセッサで使用されるところのＢＣＤで表わさ
れた数を加算し又減算するための算術演算ユニットｃこ
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an arithmetic unit for adding and subtracting numbers represented in BCD as used in digital computers and digital data processors.

本発明は２進ディジット若しくは２進ビツトのシーケン
スによって表わされる数値データを処理することに関す
る。The present invention relates to processing numerical data represented by sequences of binary digits or binary bits.

以下に説明する実施例において、２進ビツト・シーケン
スの中のデ゛−タ・ビットは８ビット単位で区分けされ
、このような８ビツト・グループはバイトと呼ばれる。In the embodiment described below, the data bits in the binary bit sequence are divided into 8-bit units, and such 8-bit groups are called bytes.

データの中のエラーの発生を検出するために、データ処
理装置の中でデータが処理されていく際の各種部分の間
パリティ・チェック・ビットが８ビツト・データ・バイ
トの各々（こ付加される。To detect the occurrence of errors in the data, parity check bits are added to each 8-bit data byte during various parts as the data is processed in the data processing device. .

奇数パリティ・チェツキングが用いられる場合には、８
つのデータ・ビットと１つのパリティ・チェック・ビッ
トから戒る９ビツトの組合わせの中の２進の１をとるビ
ット数が奇数となるようにパリティ・チェック・ビット
の値が割当てられる。8 if odd parity checking is used.
The value of the parity check bit is assigned so that the number of bits that take a binary 1 in a combination of 9 bits consisting of 1 data bit and 1 parity check bit is an odd number.

他方、偶数パリティ・チェツキングが用いられる場合Ｇ
こは、上記の９ビツトの組合わせの中の２進の１をとる
ビット数が偶数となるようにパリティ・チェック・ビッ
トの値が選ばれる。On the other hand, if even parity checking is used, G
Here, the value of the parity check bit is selected so that the number of bits that take a binary 1 in the combination of the above 9 bits is an even number.

従って、各々の９ビツトの組合わせの中の１ビツトの数
を検出することによって、データはデータ・プロセッサ
の中の各所でパリティ・チェックされる。Therefore, data is parity checked at various points within the data processor by detecting the number of 1 bits in each 9 bit combination.

奇数パリティが用いられている場合に成る９ビツトの組
合わせに偶数の月“ビットが検出されるならば、その９
ビツトの組合わせの中にエラーがあるとされ、適切な処
理ルーチンが用いられる。If an even month bit is detected in the 9-bit combination that would occur if odd parity was used, then the 9
An error is identified in the bit combination and the appropriate processing routine is used.

偶数パリティが用いられている場合に奇数の月“ビット
が検出されるならば、同様の処置がとられる。Similar action is taken if an odd number of month bits is detected when even parity is used.

データ・プロセッサの中の或種のところでは、データ・
ビットはチェック・ビットから分離されそれたけで処理
されなければならない。In some data processors, the data
The bits must be separated from the check bits and processed as such.

このような処理は例えば算術演算ユニットの２進加算器
で必要になる。Such processing is required, for example, in the binary adder of the arithmetic unit.

このような場合には、加算しようとする２つの数値のた
めのデータ・ビットのみを加算器へ与え、加算器の出力
に現われる演算結果のデータ・ビット組合わせ（バイト
）に対する新しいパリティ・ビットを発生しなければな
らない。In such cases, only the data bits for the two numbers to be added are provided to the adder, and the new parity bits for the resulting data bit combination (byte) appearing at the output of the adder are must occur.

このことは、従来所望のパリティ・チェック・ビットを
発生するための回路を２進加算器の出力に設は発生され
たチェック・ビットと演算結果のバイトとを結合するこ
とによって純２進データを処理する算術演算ユニットで
なされている。This means that conventionally, a circuit for generating the desired parity check bits is placed at the output of a binary adder, but pure binary data is generated by combining the generated check bits with the result byte. Processing is done in an arithmetic unit.

しかしながら、このような先行技術は算術演算ユニット
から演算結果が出て来るまでに相当な時間を要する。However, such prior art requires a considerable amount of time until a calculation result is output from the arithmetic operation unit.

算術演算ユニットはパリティ・チェック・ビット発生器
を待機させなければならない。The arithmetic unit must wait for the parity check bit generator.

いま＼でにおいても、このような不要な時間遅延を除く
若しくはかなりの程度まで減少させる工夫が各種のゞパ
リティ予測技法“と呼ばれる技法を用いてなされている
。Even now, efforts are being made to eliminate or significantly reduce such unnecessary time delays using various techniques called "parity prediction techniques."

このような技法は加算器へ供給される２つの数値即ちオ
ペランドの中のデータ・ビットを調べ、加算器の出力に
発生する演算結果の複数のデータ・ビット（バイト）に
必要となろう適切なパリティ・チェック・ビット（複数
のビット）を算出するパリティ・ビット予測回路の使用
を提案している。Such techniques examine the data bits in the two numbers or operands supplied to the adder and determine the appropriate data bits (bytes) that will be required for the result of the operation that occurs at the output of the adder. It is proposed to use a parity bit prediction circuit to calculate the parity check bit(s).

このパリティの算出は加算器の最術演算と平行して同時
に進行される。This parity calculation is performed in parallel with the maximum calculation of the adder.

従って、演算結果の諸データ・ビットが利用し得るよう
になると同時に、適切なチェック・ビットも利用し得る
ようになる。Thus, while the data bits of the operation result are available, the appropriate check bits are also available.

それ故、パリティ・ビットを発生するのに待つ時間は必
要でない。Therefore, no waiting time is required to generate the parity bits.

このような従来のパリティ予測技法はＢＣＤデータ・ゾ
ーン形式（ｚｏｎｅｄ ｆｏｒｍａｔ）若しくはパック
形式（ｐａｃｋｅｄ ｆｏｒｍａｔ）で処理し得るよう
に構成された算術演算ユニットに応用するのには、不幸
にも全く適していない。Unfortunately, such conventional parity prediction techniques are not well suited for application to arithmetic units configured to process BCD data in zoned or packed format. do not have.

例えば、ゾーン形式の１０進データの場合には、このデ
ータは数値ディジット・データ白身以外のものも含む。For example, in the case of zoned decimal data, this data includes more than numeric digit data whitespace.

算術演算ユニットへ供給されるオペランドはゾーン・フ
ィールド及びディジット・フィールドを含む。The operands provided to the arithmetic unit include a zone field and a digit field.

又、ゾーン形式の１０進オペランドもパック形式の１０
進オペランドもオペランドの中のディジット・フィール
ドによって表わされる数値の正若しくは負即ちサインを
表示するようにコード化された４ビツト・サイン・フィ
ールドを含む。Also, the decimal operand in zoned format is 10 in packed format.
The hexadecimal operand also includes a 4-bit sign field encoded to indicate the positive or negative sign of the number represented by the digit field in the operand.

これらの因子の内の２つ因子即ちゾーン・フィールド及
びサイン・フィールドの存在は１０進データの処理を複
雑にする。The presence of two of these factors, the zone field and the sign field, complicates the processing of decimal data.

データが算術演算ユニットへ入る前にデータ（こ対し特
別の前処理を施し、演算結果のデータが算術演算ユニッ
トを離れるとき該データに対し特別の後処理を施す必要
がある。It is necessary to perform special pre-processing on the data before it enters the arithmetic unit, and to perform special post-processing on the data when it leaves the arithmetic unit.

又、１０進データはＢＣＤ形式で処理される。Also, decimal data is processed in BCD format.

従って、処理されつＳあるデータは１０進法で処理され
るが、２進コード化データを処理する２進回路は１６進
法に従って動作する。Therefore, while the data being processed is processed in decimal notation, the binary circuitry that processes binary encoded data operates in accordance with hexadecimal notation.

このことはデータ処理を更に複雑（こし、データが算術
演算ユニットへ入るとき及び演算結果のデータが算術演
算ユニットを離れるときこれらのデータに対し特別の処
理を必要とする。This further complicates data processing and requires special processing of the data as it enters the arithmetic unit and as the resultant data leaves the arithmetic unit.

本出願人が現在気づいている上述の諸パリティ予測技法
は１０進形式のデータに対して付加的に生ずる処理の複
雑さを除きうるものとは認め難い。The above-described parity prediction techniques of which the applicant is currently aware are unlikely to eliminate the additional processing complexity that arises for data in decimal format.

これらの技法は、純２進数を演算処理することに関する
ものである。These techniques are concerned with manipulating pure binary numbers.

これらの技法はゾーン形式若しくはパック形式でＢＣＤ
数を処理する算術演算ユニットで遭遇される諸問題をそ
のま＼では解決しうるものではない。These techniques can be applied to BCD in zone or pack format.
The problems encountered in arithmetic units that process numbers cannot be solved by themselves.

他方、本発明はこのようなりＣＤデータのためのパリテ
ィを発生する際に関連する上述の問題Ｏこ解決を与える
。On the other hand, the present invention thus provides a solution to the above-mentioned problems associated with generating parity for CD data.

従って、本発明は上述の諸技法では解決されていない重
要な技術的ギャップを埋めることにある。Accordingly, the present invention fills an important technical gap unresolved by the techniques described above.

第１図を参照すると、ＢＣＤ数をゾーン形式でも、又パ
ック形式でも算術演算即ち加算及び減算を行いうると共
に純２進数も算術演算処理しうる算術演算ユニット１０
が示されている。Referring to FIG. 1, an arithmetic operation unit 10 is capable of performing arithmetic operations, that is, addition and subtraction, on BCD numbers in zone format and packed format, and is also capable of performing arithmetic operations on pure binary numbers.
It is shown.

ゾーン形式の１０進数及びパック形式の１０進数のため
のデータ形式が第２図に示されており、ゾーン形式は１
１で示され、パック形式は１２で示されている。The data formats for zoned decimal numbers and packed decimal numbers are shown in Figure 2, where the zoned format is
1 and the pack format is shown as 12.

入力データの一層一般的な記述形式は１３で示されてい
る。A more general description format for input data is shown at 13.

例示のため、第１図の算術演算ユニット１０の中におい
ては４バイト並列でデータは流れ、各々のバイトは８デ
ータ・ビットから成るものとする。For purposes of illustration, it is assumed that data flows within the arithmetic unit 10 of FIG. 1 in four-byte parallel fashion, with each byte consisting of eight data bits.

各々のバイトがデータの流れの中の算術演算ユニット部
分にあるときを除いて、パリティ・チェック・ビットと
呼ばれる第９番目のビットが各々のバイトに付けられて
いる。A ninth bit, called a parity check bit, is attached to each byte except when each byte is in the arithmetic unit portion of the data stream.

これらのパリティ・チェック・ビットは第２図には示さ
れていない。These parity check bits are not shown in FIG.

第２図はデータ・ビットのみを示している。FIG. 2 shows only data bits.

第２図の一般表示形式１３で示されるように、各々の８
ビツト・バイトを２つの４ビツト１６進フイールド（ｈ
ｅｘフィールド）（例えば、ＨＥＸＯ及びＨＥＸＩ ）
から成るものと考えるのがよい。As shown in general display format 13 in FIG.
The bit byte is divided into two 4-bit hex fields (h
ex field) (e.g. HEXO and HEXI)
It is best to think of it as consisting of

１１６進“若しくはゞｈｅｘ”なる用語は１６進法を指
しており、４つの２進ビツトから戒るグループが１６個
の異なる数値を表わすように符号化されるという事実を
示している。The term hexadecimal "or hex" refers to the hexadecimal system and refers to the fact that groups of four binary bits are encoded to represent 16 different numbers.

第２図におし）で各ビット、各バイト及び各ｈｅｘフィ
ールドの有意度は右から左へ進むにつれて増し、バイト
０は最高位バイトであり、バイト３は最低位バイトであ
る。In FIG. 2), the significance of each bit, each byte, and each hex field increases from right to left, with byte 0 being the most significant byte and byte 3 being the least significant byte.

同様に、ｈｅＸフィールドＯは第２図に示される最高位
ｈｅｘフィールドであり、ｈｅｘフィールド７は最低位
ｈｅＸフィールドである。Similarly, hex field O is the highest hex field shown in FIG. 2, and hex field 7 is the lowest hex field.

これらの数記述は勿論、ハードウェアを記述するための
ものであり、必ずしも処理されつ５あるデータを記述す
るためのものではない。These numerical descriptions are, of course, for describing the hardware and not necessarily for describing the data being processed.

具体的に云えば、処理されつへある数若しくはオペラン
ドは並列で４バイトより大きくてもよい。Specifically, the number or operand to be processed in parallel may be larger than 4 bytes.

このような場合には、データ転送容量以上のバイトは引
続いて算術演算ユニット１０を通過させることによって
処理される。In such a case, bytes in excess of the data transfer capacity are subsequently processed by passing them through the arithmetic unit 10.

第２図の１１で示されるゾーン形式の数値データは交互
に位置する４ビツト・ゾーン・フィールド及び４ビツト
・ディジット・フィールドから成り、その最低位ゾーン
・フィールド（ｈｅｘ６フイールド）はサイン・フィー
ルドであり、線数が正であるか負であるかを表示するよ
うにコード化されたフィールドである。The zone format numerical data shown by 11 in FIG. 2 consists of a 4-bit zone field and a 4-bit digit field located alternately, and the lowest zone field (hex6 field) is a sign field. , is a field coded to indicate whether the number of lines is positive or negative.

サイン・フィールド以外のすべてのゾーン・フィールド
のためのゾーン・コードはｌ １１１“であるとするが
、これは今日広く使用されている拡張２進化１０進コー
ド（Ｅｘｔｅｎｄｅｄ Ｂｉｎａｒｙ Ｃｏｄｅｄ Ｄ
ｅｃｉｍａｌＩｎｔｅｒｃｈａｎｇｅ Ｃｏｄｅ）（Ｅ
ＢＣＤＩＣ）に従ってエンコードされた数値データのた
めの適切なゾーン・コードである。Assume that the zone code for all zone fields other than the sign field is l111, which is the Extended Binary Coded D
Ecimal Interchange Code) (E
is the appropriate zone code for numeric data encoded according to BCDIC).

各々の４ビツトデイジツト・フィールドは１つのＢＣＤ
ディジットを表わす。Each 4-bit digit field is one BCD
Represents a digit.

これらのディジット・フィールドのためのコーディング
は第１表の中の初めの１０個の記入文字によって示され
ている。The coding for these digit fields is indicated by the first ten entries in Table 1.

残りの６個の記入文字（ｈｅｘディジットＡ乃至Ｆ）の
内の１以上のものがサイン・フィールドのためのコーデ
ィングに使われる。One or more of the remaining six entry characters (hex digits A through F) are used for coding for the signature field.

例示のため、正（プラス）のサインを表わすのにｈｅｘ
ディジットＡ、Ｃ，Ｅ及びＦのための２進コードが使用
さへ負（マイナス）のサインを表わすのにｈｅｘディジ
ットＢ及びＤのための２進コードが使用されるものとす
る。For illustration purposes, to represent a positive sign, hex
Assume that binary codes for digits A, C, E, and F are used; and binary codes for hex digits B and D are used to represent the negative (minus) sign.

第２図の１２で示されるパック形式の１０進オペランド
はその最低位４ビツト・フィールド（ｈｅｘフィールド
７）がサイン・フィールドとして使用されるということ
を除いて完全に複数の４ビツト・ディジット・フィール
ドから成る。The packed decimal operand, shown at 12 in Figure 2, consists entirely of four-bit digit fields, except that its lowest four-bit field (hex field 7) is used as the sign field. Consists of.

これらのディジット・フィールド及びサイン・フィール
ドのコーディングはゾーン形式の１０進オペランドの場
合と同じであり、又第１表に表わされている。The coding of these digit and sign fields is the same as for zoned decimal operands and is also shown in Table 1.

第２図に示されるキャリ信号ＣＤ乃至Ｃ７は２つの入力
オペランドを加算した際に２進加算器で発生したキャリ
を表わす。Carry signals CD through C7 shown in FIG. 2 represent the carries generated in the binary adder when the two input operands are added.

例えば、キャＩＪ Ｃ５は２つのオペランドが加算され
つ＼あるときｈｅｘフィールド５の最高位ビット段から
ｈｅｘフィールド４の最低位ビット段へ送られるキャリ
信号を表わす。For example, carry IJC5 represents the carry signal sent from the most significant bit stage of hex field 5 to the least significant bit stage of hex field 4 when two operands are being added.

例示のため、Ｃ５−１なることはｈｅｘ５フィ−ルドか
らｈｅｘ４フィールドヘキャリが送られることを表わし
、Ｃ５−０なることはキャリのないことを表わすものと
する。For purposes of illustration, assume that C5-1 indicates that a carry is sent from the hex5 field to the hex4 field, and that C5-0 indicates that there is no carry.

２進減算器が２進加算器の代りに使われる場合（こは、
キャリ信号はその代りとしてゞボロー“信号となる。If a binary subtractor is used instead of a binary adder (this is
The carry signal instead becomes a borrow signal.

第１図を参照すると、そこに示される算術演算ユニット
１０は２つの２進データ・ビット・シーケンスを算術的
に結合する２進算術演算回路を含む。Referring to FIG. 1, the arithmetic unit 10 shown therein includes binary arithmetic circuitry that arithmetically combines two binary data bit sequences.

例示の実施例において、算術演算回路は２つの入力２進
ビツト・シーケンスを加算するための並列２進加算器２
０から戊る。In the illustrated embodiment, the arithmetic circuit includes a parallel binary adder 2 for adding two input binary bit sequences.
Start from 0.

高速度演算のためには、加算器２０はキャリ・ルック・
アヘッド型であるのがよい。For high speed operations, the adder 20 is
It is better to be ahead type.

いずれの場合にも、加算器２０は純２進数を処理するの
Ｇこ適し、ゾーン形式若しくはパック形式のいずれの１
０進数も処理可能にするためのどのような特別の手段を
有しないところの混み入らない（ｓｔｒａｉｇｈｔｆｏ
ｒｗａｒｄ）型式のものである。In either case, the adder 20 is suitable for processing pure binary numbers, either in zoned or packed format.
straightforth without any special means to be able to handle decimal numbers as well.
rward) type.

データが４バイト並列に供給される場合には、加算器２
０は３２個のビット処理段を含み、第１の３２ビツト入
力オペランドを第２の３２ビツト入力オペランドへ加算
し、３２ビツトの並列出力を発生しうる。When data is supplied in parallel by 4 bytes, adder 2
0 includes 32 bit processing stages and can add a first 32-bit input operand to a second 32-bit input operand to produce a 32-bit parallel output.

代替の実施例においては、並列２進減算器が並列２進加
算器の代りに使用される。In an alternative embodiment, parallel binary subtracters are used in place of parallel binary adders.

高速度演算のためのこのような減算器はボロー・ルック
・アヘッド型のものがよい。Such a subtracter for high-speed operations is preferably of borrow look-ahead type.

断わりがない限り、本明細書中の２進算術演算回路は第
１図に示される並列２進加算器２０であるものとする。Unless otherwise specified, the binary arithmetic circuit in this specification is the parallel binary adder 20 shown in FIG.

算術演算ユニット１０は更に、２つの３２ビツト・デー
タ・ビット・シーケンスを受取り、これらを予備処理し
、予備処理された両データ・ビット・シーケンスを２進
加算器２０の２つの入力へ供給する入力予備処理回路を
含む。Arithmetic unit 10 also has inputs that receive two 32-bit data bit sequences, preprocess them, and supply both preprocessed data bit sequences to two inputs of binary adder 20. Contains pre-processing circuitry.

この予備処理回路は第１の４バイト・オペランドを受取
り、これを予備処理し、予備処理されたオペランドを２
進加算器２０の左側即ちＡ側へ供給するＡ入力修正器２
１を含む。This preprocessing circuit receives the first 4-byte operand, preprocesses it, and converts the preprocessed operand into two
A input corrector 2 that supplies the left side of the base adder 20, that is, the A side
Contains 1.

４つのＡ個人カバイトのための、４つの８単路入力デー
タ・バスがＡＯ乃至Ａ３と名称を付されている。The four 8-single-way input data buses for the four A private cabytes are labeled AO through A3.

入力予備処理回路は又、第２の４バイト・オペランドを
受取り、これを予備処理し、この予備処理されたオペラ
ンドを２進加算器２０の右側即ちＢ側へ供給する補数化
蓋Ｂ入力修正器２２を含む。The input preprocessing circuit also receives the second 4-byte operand, preprocesses it, and supplies the preprocessed operand to the right or B side of binary adder 20, the complementing lid B input modifier. Contains 22.

４つのＢ個人カバイトのための、４つの８単路入力デー
タ・バスがＢＯ乃至Ｂ３と名称を付されている。The four 8-way input data buses for the four B-individual cabites are labeled BO through B3.

算術演算ユニット１０は更に、２進加算器２０カラの演
算結果のデータ・ビット・シーケンスを受取り、ユニッ
ト２０乃至２２で施された予備処理及び算術演算で与え
られたどのような不所望な効果も相殺するように、それ
に対応するビットを補正する出力修正回路即ち出力補正
回路２３を含む。Arithmetic unit 10 further receives the data bit sequence resulting from the operation of binary adder 20 and removes any undesirable effects introduced by the preprocessing and arithmetic operations performed in units 20-22. It includes an output correction circuit 23 for correcting the corresponding bits so as to cancel each other out.

算術演算ユニット１０は更に、２進加算器２０の出力へ
結合され、その出力結果であって未補正のデータ・ビッ
ト・シーケンスに応答して加算器２０の出力（こ現われ
るデ゛−タ・バイト毎に１つのパリティ・チェック・ビ
ットを発生するパリティ・チェック・ビット発生回路を
含む。Arithmetic unit 10 is further coupled to the output of binary adder 20 and is responsive to the uncorrected sequence of data bits at the output of adder 20 (the resulting data byte). includes a parity check bit generation circuit that generates one parity check bit for each parity check bit.

このパリティ・チェック・ビット発生回路は４つのデー
タ・バイト別に１つのパリティ・チェック・ビットを発
生する４つのパリティ・チェック・ビット発生器２４乃
至２７を含む。The parity check bit generation circuit includes four parity check bit generators 24-27 that generate one parity check bit for every four data bytes.

後述するように、パリティ発生器２４乃至２７の各々に
１以上の外部制御信号の発生に応答してこのようなパリ
ティ発生器へ供給される８ビツトデーク・バイトの内の
予じめ決められた２進ビット組合わせに対しては発生さ
れたパリティ・チェック・ビットの２進値を反転する制
御回路が含まれている。As will be described below, each parity generator 24-27 receives a predetermined number of two of the 8-bit data bytes provided to such parity generator in response to the generation of one or more external control signals. Control circuitry is included for inverting the binary value of the generated parity check bits for hex bit combinations.

これらの制御信号の内の１つであってパリティ発生器２
４乃至２７の各々へ供給される信号は制御線２８上に現
われる”１０進″ステ一タス信号である。One of these control signals and the parity generator 2
The signal supplied to each of 4-27 is a "decimal" status signal appearing on control line 28.

他の”第一番目オペランド部分送り″制御信号が制御線
２９上に現われるが、最低位桁パリティ発生器２７のみ
へ供給される。Another "first operand partial feed" control signal appears on control line 29, but is supplied only to the least significant parity generator 27.

制御線２８及び２９上のステータス信号はデータ・プロ
セッサの制御部から供給される。Status signals on control lines 28 and 29 are provided by the control section of the data processor.

例示のため、線２８上の１０進ステ一タス信号は算術演
算ユニット１０がゾーン形式又はパック形式のいずれか
で１０進データを処理しつＳあるとき２進の１のレベル
とされ、算術演算ユニット１０が純２進データ若しくは
他の非１０進データを処理しつ＼あるとき２進のＯのレ
ベルとされるものとする。For purposes of illustration, the decimal status signal on line 28 is at a binary 1 level when arithmetic unit 10 is processing decimal data in either zoned or packed format; It shall be assumed that the unit 10 is at the binary O level when processing pure binary data or other non-decimal data.

同様に、線２９上の第１番目オペランド部分送り制御信
号は算術演算ユニット１０が与えられた入力１０進オペ
ランド対の第１番目オペランド部分を処理しつ５あると
き２進の１のレベルとされるものとする。Similarly, the first operand partial feed control signal on line 29 is at a binary one level when arithmetic unit 10 is processing the first operand portion of a given input decimal operand pair. shall be

１０進オペランドの第２番目オペランド部分若しくはそ
れ以後のオペランド部分を送るとか、又は非１０進オペ
ランドを送る場合には、制御線２９上の信号は２進のＯ
のレベルとされる。When sending the second or subsequent operand portion of a decimal operand, or when sending a non-decimal operand, the signal on control line 29 is a binary O
level.

上述したように、第２番目オペランド部分及びそれ以後
のオペランド部分の送りは並列入力オペランドの大きさ
がハードウェアの並列転送容量より大きい場合Ｇこ用い
られる。As described above, the sending of the second operand part and subsequent operand parts is used only when the size of the parallel input operand is larger than the parallel transfer capacity of the hardware.

算術演算ユニット１０は更に、出力補正回路２３から発
生された補正データ・バイトとパリティ・チェック・ビ
ット発生器２４乃至２７から発生されるパリティ・チェ
ック・ビットとを連鎖する組立て回路を含む。Arithmetic unit 10 further includes assembly circuitry for chaining together the correction data bytes generated from output correction circuit 23 and the parity check bits generated from parity check bit generators 24-27.

この組立て回路は３６の２進ビツトを並列に受取るため
の３６並列２進ビット段を有する２進レジスタ３０から
成る。The assembly circuit consists of a binary register 30 having 36 parallel binary bit stages for receiving 36 binary bits in parallel.

各々のバイトのための補正されたデータ・ビットはレジ
スタ３０の隣接（対応）する８ビット段グループへ供給
され、成るバイトのためのパリティ・ビットは該バイト
を構成する８データ・ビットを貯える８段の真ぐ左（こ
位置するレジスタ・ビット段へ供給される。The corrected data bits for each byte are provided to adjacent (corresponding) 8-bit stage groups of register 30, and the parity bits for the byte are 8 bits containing the 8 data bits that make up the byte. Directly to the left of the stage (feeds to the register bit stage located here).

これらの各レジスタ・ビット段は３６単路出力データ・
バス３２内の各単路へ接続されている。Each of these register bit stages has 36 single-path output data registers.
It is connected to each single path within the bus 32.

算術演算ユニット１０は又、サイン処理ユニット３３内
に置かれた１０進サイン処理回路を含む。Arithmetic unit 10 also includes decimal sign processing circuitry located within sign processing unit 33.

この回路は２つの入力１０進オペランドのサイン・フィ
ールド部分及びデータ・プロセッサの制御部から制御線
３４を通して受信される演算指定信号を受ける。This circuit receives the sign field portions of the two input decimal operands and an operation designation signal received on control line 34 from the control section of the data processor.

サイン処理ユニット３３は第１の出力線３５上に、算術
演算ユニット１０で行われる算術演算を制御するための
加減算制御信号を発生する。The sign processing unit 33 generates on a first output line 35 an addition/subtraction control signal for controlling the arithmetic operations performed in the arithmetic operation unit 10.

サイン処理ユニット３３は更に第２の出力線３６上に、
１０進データを処理したとき出力補正回路２３からの補
正された数のサイン・フィールドのコーディングを制御
するためのサイン制御信号を発生する。The signature processing unit 33 further has a signal on the second output line 36,
When processing decimal data, a sine control signal is generated to control the coding of the sine field of the corrected number from the output correction circuit 23.

線３６上のサイン制御信号は補正された数が負のサイン
・コードを持たねばならないとき２進の１のレベルとさ
れ、補正された数が正のサイン・コードを持たねばなら
ないとき２進の０のレベルとされる。The sine control signal on line 36 is at a binary 1 level when the corrected number must have a negative sine code, and at a binary 1 level when the corrected number must have a positive sine code. It is set to level 0.

線３６上のサイン制御信号は又、バイト３パリティ発生
器２７へ供給される。The sign control signal on line 36 is also provided to byte 3 parity generator 27.

算術演算ユニット１０は補数化兼Ｂ入力修正器２２から
Ｂ個入力オペランドの補数を２進加算器２０の右側入力
へ供給させることによって減算も行う。Arithmetic unit 10 also performs subtraction by providing the complements of the B input operands from complementer and B input corrector 22 to the right input of binary adder 20.

２進加算器２０の代りに２進減算器を用いる場合には、
上記とは逆の処理が用いられる。When using a binary subtracter instead of the binary adder 20,
A process opposite to that described above is used.

このような場合には、加算を遂行する際にはＢ個入力オ
ペランドが補数化されるが、減算の場合にはＢ個入力オ
ペランドは補数化されない。In such a case, the B input operands are complemented when performing an addition, but the B input operands are not complemented when performing a subtraction.

制御線３５上の加減算制御信号は減算を実行しようとす
るときには２進の１のレベルとされ、加算を実行しよう
とするときには２進のＯのレベルとされる。The addition/subtraction control signal on the control line 35 is set to a binary 1 level when a subtraction is to be performed, and is set to a binary O level when an addition is to be performed.

この加減算制御信号は又、スイッチング回路３７の１つ
の入力へ供給される。This addition/subtraction control signal is also provided to one input of switching circuit 37.

該回路は加算器２０の最低位桁ビット段へ延びているキ
ャリーイン（ＣＩＮ）線３８へ接続されるべき信号線を
選択する。The circuit selects the signal line to be connected to a carry-in (CIN) line 38 extending to the least significant bit stage of adder 20.

ラッチ回路３９は加算器２０の最高位桁ビット段からの
キャリーアウト（ＣＯ）信号を受信し、算術演算におい
て加算器２０を通しての後続するオペランド部分の送り
Ｏこおいて使用するためスイッチング回路（選択回路）
３７の他の入力へ上記キャリーアウト信号を供給する。A latch circuit 39 receives a carry-out (CO) signal from the most significant bit stage of adder 20 and carries out a subsequent operand portion through adder 20 in an arithmetic operation using a switching circuit (select circuit)
The carry-out signal is supplied to the other input of 37.

選択回路３７は制御線２９上の第１番目オペランド部分
送りステータス信号Ｏこよって制御される。The selection circuit 37 is controlled by the first operand partial feed status signal O on the control line 29.

第１番目オペランド部分について演算を行うとき、加減
算制御線３５は減算を実行するときキャリーイン線３８
へ’＋１！を供給させるように加算器キャリーイン線３
８へ接続される。When performing an operation on the first operand part, the addition/subtraction control line 35 is connected to the carry-in line 38 when performing subtraction.
He'+1! adder carry-in line 3 to supply
Connected to 8.

並列入力オペランドがハードウェアとして出来上がって
いるオペランド処理容量より大きい場合Ｇこおける第２
番目オペランド部分若しくはこれに続くオペランド部分
の送りの際、上記の代りにスイッチング回路３７がラッ
チ回路３９の出力をキャリーイン線３８へ接続する。If the parallel input operand is larger than the operand processing capacity completed as hardware, the second
When sending the th operand part or the following operand part, the switching circuit 37 connects the output of the latch circuit 39 to the carry-in line 38 instead of the above.

かくして、第１番目オペランド部分に関する演算によっ
て生じたキャリーアウト信号が次のオペランド部分の演
算のためのキャリーイン信号として使用される。Thus, the carry-out signal produced by the operation on the first operand portion is used as the carry-in signal for the operation on the next operand portion.

Ａ入力修正器２１、補数化兼Ｂ入力修正器２２、出力補
正回路２３及びサイン処理ユニット３３はこれら自体本
発明そのものではないが、本発明の理解を助けるこれら
の修正器、回路及びユニットの特徴部分のみを以下（こ
要約して説明することにする。Although the A input corrector 21, the complementing and B input corrector 22, the output correction circuit 23, and the sign processing unit 33 are not themselves part of the invention, the features of these correctors, circuits, and units that will assist in understanding the invention are: Only this part will be summarized and explained below.

以下の説明には出て来ないが、上記の修正器、回路及び
ユニット（参照番号では、２１゜２２．２３及び３３）
の各々へ種々の外部制御信号が供給されるということに
注意されたい。Although not mentioned in the following description, the above-mentioned modifiers, circuits and units (reference numbers 21°, 22.23 and 33)
Note that different external control signals are provided to each of the .

簡略にするため、これらの信号のための制御線は図示し
てない。For simplicity, control lines for these signals are not shown.

これらの制御線は例えば、ゾーン形式−パック形式ステ
ータス信号のための制御線、１０進−非１０進ステータ
ス信号のための制御線（線２８と同じ）、及び第１番目
オペランド部分送り一後続オペランド部分送りステータ
ス信号のための制御線（線２９と同じ）を含む。These control lines are, for example, the control lines for zoned-packed status signals, the control lines for decimal-to-non-decimal status signals (same as line 28), and the control lines for first operand partial feed-successive operands. Contains a control line (same as line 29) for a partial feed status signal.

算術演算ユニット１０が純２進数を処理する場合を先ず
考えると、Ａ個人力オペランドを修正なしに加算器２０
の左側へ送るようにＡ入力修正器２１は設定される。Considering first the case where the arithmetic operation unit 10 processes pure binary numbers, the A individual power operand is processed by the adder 20 without modification.
The A input corrector 21 is set so as to send the signal to the left side.

サイン処理ユニット３３内のスイッチング回路は演算指
定線を加減算制御線３５へ直接に接続する。A switching circuit within the sign processing unit 33 connects the operation designation line directly to the addition/subtraction control line 35.

指定された演算が加算であるならば、Ｂ個入力オペラン
ドは修正なしに加算器２０の右側入力へ供給される。If the specified operation is an addition, the B input operands are fed to the right input of adder 20 without modification.

減算の場合Ｇこは、Ｂ個入力オペランドの補数が加算器
２０へ供給される。In the case of subtraction, the complements of the B input operands are supplied to the adder 20.

出力補正回路２３は加算器２０の出力を修正なしに出力
レジスタ３０へ送るように設定される。Output correction circuit 23 is configured to send the output of adder 20 to output register 30 without modification.

かくして、純２進数を処理する場合Ｇこは、Ａ入力修正
器２１及びＢ入力修正器２２並びＯこ出力補正回路２３
はデータを変更しない。Thus, when processing pure binary numbers, the A input corrector 21, the B input corrector 22, and the output correction circuit 23 are required.
does not change the data.

次に、算術演算ユニット１０がゾーン形式のＢＣＤオペ
ランドＧこ対し算術演算を施す場合を考えると、ゾーン
・フィールド及びサイン・フィールドの各々の中の４ビ
ツトの各々を２進の０とするようにＡ入入力修正２１は
設定される。Next, considering the case where the arithmetic operation unit 10 performs an arithmetic operation on the zoned BCD operand G, it is assumed that each of the four bits in each of the zone field and the sign field is set to a binary 0. A input input correction 21 is set.

ディジット・フィールドは修正されない。Digit fields are not modified.

修正されたゾーン・フィールド及びサイン・フィールド
、並びに修正されないディジット・フィールドが加算器
２０の左側入力へ供給される。The modified zone and sign fields and the unmodified digit field are provided to the left input of adder 20.

Ｂ個入力オペランド内のゾーン・フィールド及びサイン
・フィールドの各々の中の４ビツトの各々を２進の１と
するようにＢ入力修正器２２が設定される。The B input modifier 22 is configured to set each of the four bits in each of the zone and sign fields in the B input operands to a binary one.

２つの入力オペランドのサイン及び演算指定のサイン（
コ従って補数化処理を自動的に遂行するようにサイン処
理ユニット３３は設定される。The signs of the two input operands and the sign of the operation specification (
The sign processing unit 33 is therefore configured to automatically perform the complementation process.

演算の指定については、正のサインは加算を指定し、負
のサインは減算を指定する。Regarding the operation specification, a positive sign specifies addition, and a negative sign specifies subtraction.

これらの３つのサインのいずれも負でないか、又はこれ
らの３つのサインの内の偶数のサインが負であるならば
、サイン処理ユニット３３は゛加算″信号（２進のＯの
レベル）を制御線３５を通してＢ入力修正器２２へ送る
。If none of these three signs are negative, or if an even number of signs among these three signs is negative, the sign processing unit 33 sends an ``add'' signal (level of binary O) to the control line. 35 to the B input corrector 22.

上記３つのサインの内の奇数のサインが負であるならば
、サイン処理ユニット３３は゛減算″信号（２進の１の
レベル）をＢ入力修正器２２へ送る。If an odd number of the three signs is negative, the sign processing unit 33 sends a "subtract" signal (binary 1 level) to the B input modifier 22.

線３５上の信号が”加算″の表示となっており入力オペ
ランドが１０進形式であるならば、各々のＢＣＤディジ
ット（各ディジット・フィールド）の値を６だけ増すよ
うにＢ入力修正器２２は動作する。If the signal on line 35 indicates "add" and the input operand is in decimal format, B input modifier 22 increases the value of each BCD digit (each digit field) by six. Operate.

線３５上の信号が逆に゛減算″の表示となっており入力
オペランドが１０進形式であるならば、Ｂ入力修正器は
各ディジット・フィールド内の各ビットの２進値を反転
して１の補数の処理をする。If the signal on line 35 were to indicate "subtract" in reverse and the input operands were in decimal format, the B input modifier would invert the binary value of each bit in each digit field to 1. Processes the complement of .

Ｂ入力オペランドのためのこのようにして修正されたゾ
ーン、サイン及びディジットの各フールドは加算器２０
の右側入力へ供給される。Each zone, sign and digit field thus modified for the B input operand is added to the adder 20.
is fed to the right input of

ゾーン形式の１０進数の場合には、出力補正回路２３は
各々のゾーン・フィールドの中の４ビツトの各々を２進
の１とするように動作する。In the case of zoned decimal numbers, the output correction circuit 23 operates to make each of the four bits in each zone field a binary one.

出力補正回路２３は又サイン・フィールドのコードを正
若しくは負のサインＯこ適切に設定するように動作する
が、その選択は線３６上のサイン制御信号によって制御
される。Output correction circuit 23 also operates to appropriately set the code of the sine field to either positive or negative sine O, the selection of which is controlled by the sine control signal on line 36.

通常の演算中（こおいては、出力補正回路２３のサイン
・フィールドはＡｌｊｌ入カオペランドのサイン・フィ
ールドで表わされるサインと同じサインを発生するよう
に設定される。During normal operation (here, the sine field of output correction circuit 23 is set to produce the same sine as represented by the sine field of the Aljl input operand).

出力補正回路２３はディジット・フィールド単位で処理
する。The output correction circuit 23 processes each digit field.

幾つかのディジット・フィールドはそのディジット値を
６だけ減らすようにして修正されることがあり、他のデ
ィジット・フィールドは修正なしに通過されることがあ
る。Some digit fields may be modified by reducing their digit values by six, and other digit fields may be passed through without modification.

その選択は処理されていく夫々のディジット・フィール
ドのためのｈｅｘフィールド・キャリーアウト信号（信
号ＣＯ乃至Ｃ７の内の１つ）によって決定される。The selection is determined by the hex field carryout signal (one of signals CO through C7) for each digit field being processed.

例示のため、ｈｅＸフィールド３（第２図）のディジッ
ト・フィールドを考えるが、ｈｅＸフィールド３キャリ
ーアウト信号がない、（Ｃ３＝Ｏ）ならば、このディジ
ット値は６だけ減らされる。For purposes of illustration, consider the digit field of heX field 3 (FIG. 2); if there is no heX field 3 carryout signal (C3=O), then this digit value is reduced by six.

逆に、Ｃ３キヤリ一アウト信号が生じて（１）る（ Ｃ
３−＝１ ）ならば、このディジットは変更（修正）さ
れな（１）。Conversely, a C3 carry-out signal is generated (1) (C
3-=1), then this digit is not changed (modified) (1).

出力補正回路２３から発生されるゾーン、サイン、及び
ディジットの各フィールドは出力レジスタ３０へ供給さ
れる。The zone, sign, and digit fields generated by output correction circuit 23 are provided to output register 30.

Ａ側オペランド内のゾーン・フィールド及びサイン・フ
ィールドをＯへ設定しＢ側オペランド内のゾーン・フィ
ールド及びサイン・フィールドを１へ設定しておけば２
つのオペランドが加算器２０内で結合されるときディジ
ット・フィールドによって発生されるキャリーアウトは
ゾーン・フィールド及びサイン・フィールドを経て伝播
される。If the zone field and sign field in the A side operand are set to O and the zone field and sign field in the B side operand are set to 1, then 2
When the two operands are combined in adder 20, the carryout generated by the digit field is propagated through the zone field and the sine field.

この設定技法はオペランドがゾーン形式にある場合に算
術演算を遂行しうる。This configuration technique can perform arithmetic operations when the operands are in zoned form.

２つの１０進デイジツト値の和が１つ高い桁への１０進
キヤリを出す必要のある値であるとき、換言すれば、２
つの１０進デイジツト値の和が１（Ｈこ等しいか又は太
きいときディジット・フィールド・キャリ・アウトが発
生されるよう、ディジット値はＢ入力修生器２２で６だ
け増されるが、これは１０進法と１６進法との違いを考
慮Ｏこ入れるためである。When the sum of two decimal digit values is the value that requires a decimal carry to the next higher digit, in other words, 2
The digit value is increased by 6 in the B input modifier 22 so that a digit field carry out occurs when the sum of the two decimal digit values is greater than or equal to 1 (H). This is to take into account the difference between the base system and hexadecimal system.

加算器のハードウェアが１６進で動作し、加算が１６進
で遂行される場合、上記の如き特別の補佐（６の加算処
理）なしには上記のことは常には生じない。If the adder hardware operates in hexadecimal and the addition is performed in hexadecimal, the above will not always occur without special assistance (addition of 6) as described above.

出力補正回路２３はゾーン・フィールドのための適正な
コードを回復し、適切なサイン・フィールド・コードを
設定し、モしてＢ入力修正器２２Ｇこおける６の加算処
理の効果を相殺するため必要な場合ディジット・フィー
ルドを補正するように動作する。Output correction circuit 23 is necessary to recover the proper code for the zone field, set the proper sine field code, and offset the effect of the 6 addition process in B input corrector 22G. It operates to correct the digit field if the

。パック形式のＢＣＤ数を算術演算する場合の算術演算
ユニット１０の動作は、とりわけ、考慮すべきゾーン・
フィールドがないということを除いて、ゾーン形式の１
０進数のための動作とはヌ゛同じである。. The operation of the arithmetic unit 10 when performing arithmetic operations on BCD numbers in packed form is particularly important due to the zone and
1 in zone format, except that there are no fields.
The operation for base 0 numbers is the same.

一層具体的Ｏこ説明すれば、パック形式の１０進データ
を加算若しくは減算する場合、Ａ入力修正器２１がサイ
ン・フィールドの各ビットだけを２進のＯのレベルへ強
制し、Ｂ入力修正器２２がサイン・フィールドの各ビッ
トだけを２進の１のレベルへ強制する。More specifically, when adding or subtracting packed decimal data, the A input modifier 21 forces only each bit of the sign field to the binary O level; 22 forces only each bit of the sign field to a binary one level.

このことは、サイン・フィールドが第１番目オペランド
送りのときにのみ存在するから、第１番目オペランド部
分送り動作時にのみ行われる。This is done only during the first operand partial feed operation since the sign field is only present during the first operand feed.

ディジット・フィールドはＡ入力修正器２１によっては
修正されない。The digit field is not modified by the A input modifier 21.

・ゾーン形式の１０進デイジツト・フィールドの上述の
処理と同様の方式で、Ｂ入力修正器２２がＢ個人カデイ
ジットに対し６の加算をしたり又は補数化処理をする。B input modifier 22 adds or complements the B individual digits by 6 in a manner similar to the processing described above for zoned decimal digit fields.

出力補正回路２３が線３６上のサイン制御信号がとって
いるレベルに従って演算結果のパック形式１０進数のた
めのサイン・ツイールドラ設定する。Output correction circuit 23 sets the sine tweeter for the packed decimal result of the operation according to the level taken by the sine control signal on line 36.

このことは、勿論、サイン・フィールドが第１番目オペ
ランド部分送りのときのみ現われるから、第１番目オペ
ランド部分送り動作でのみ行われる。This, of course, only occurs on first operand partial feed operations since the sign field only appears during first operand partial feed.

ゾーン形式の１０進数のディジット・フィールドが取扱
われたと同じ方式で、ディジット・フィールドが出力補
正回路２３で取扱われる。The digit field is handled by the output correction circuit 23 in the same manner as the zoned decimal digit field is handled.

上記において要約した算術演算ユニット１０の算術演算
は、ＢＣＤ数を算術演算処理するときの状況の複雑さを
示している。The arithmetic operations of the arithmetic unit 10 summarized above illustrate the complexity of the situation when arithmetic processing BCD numbers.

このような複雑さに鑑みて、算術演算ユニット１０から
発生したＢＣＤ数のためのパリティ・チェック・ビット
を発生するパリティ予測技法を応用することは、不可能
ではないが、極めて難かしい。In view of this complexity, it is extremely difficult, if not impossible, to apply parity prediction techniques to generate parity check bits for BCD numbers generated by arithmetic unit 10.

それＯこもか＼わらず、パリティ・チェック・ビットの
発生過程で生ずる時間遅延量を減少するためＧこそうす
ることが非常に望ましい。Nevertheless, it is highly desirable to do so in order to reduce the amount of time delay introduced in the process of generating parity check bits.

本出願人はこの望ましいゴール（こ達する手段を見出し
た。Applicants have found a means to achieve this desired goal.

このゴールが回路のコスト及び複雑さを極めて僅か増す
たけで達成される。This goal is achieved with very little increase in circuit cost and complexity.

今からパリティ・チェック・ビットを考慮に入れるが、
処理しようとする２つのオペランドは多くの場合、パリ
ティ・チェック・ビットを付帯している。We will now take the parity check bit into account,
The two operands being processed often have parity check bits attached to them.

しかしながら、これらのパリティ・チェック・ビットが
２進加算器２０内で所期の加算を行わせなくするから、
パリティ・チェック・ビットは第１図の算術演算ユニッ
トのその部分へは与えられない。However, since these parity check bits prevent the desired addition from occurring within binary adder 20,
Parity check bits are not provided to that portion of the arithmetic unit of FIG.

従って、パリティ・チェック・ビット線はＡ入力修正器
２１及びＢ入力修正器２２若しくはサイン処理ユニット
３３へ接続されていない。Therefore, the parity check bit line is not connected to the A input modifier 21 and B input modifier 22 or the sign processing unit 33.

しかしながら、算術演算ユニット１０から発生した数に
対するパリティ・チェック能力を再確立することが非常
に望ましい。However, it is highly desirable to reestablish parity checking capabilities for numbers generated by arithmetic unit 10.

このことは、算術演算ユニット１０から発生した出力デ
ータを公知の構成のパリティ発生回路へ供給し、発生さ
れたパリティ・チェック・ビットの各々を出力補正回路
２３からの補正された対応するデータ・バイトに付帯し
て連結即ち組立てることによって達成される。This involves feeding the output data generated from the arithmetic unit 10 to a parity generation circuit of known construction and applying each of the generated parity check bits to the corrected corresponding data byte from the output correction circuit 23. This is achieved by incidentally connecting or assembling the .

しかしながら、このことは算術演算ユニット１０の演算
過程の中へ少なくとも２つの遅延段階を導入する。However, this introduces at least two delay stages into the operation process of the arithmetic unit 10.

換言すれば、パリティ・チェック・ビットを発生するの
に必要な時間は２つの遅延段階で生ずる遅延時間に等し
く、このような遅延時間後（こなるまで出力レジスタ３
０のデ゛−夕はデータ・プロセッサの他のところで使用
しうる状態にはならない。In other words, the time required to generate the parity check bit is equal to the delay time caused by two delay stages, and after such delay time (until the output register 3
Zero data is not made available for use elsewhere in the data processor.

本出願人はこの待機時間若しくは遅延時間を減少させる
が、その技法は出力補正回路２３ヘパリテイ発生回路を
接続する代り（こ、パリティ発生回路を２進加算器２０
の出力へ接続し、補正された演算結果に対するパリティ
を予測するようにパリティ発生回路を構成することにあ
る。Applicants reduce this waiting or delay time by using a technique that connects the parity generation circuit to the output correction circuit 23 (instead of connecting the parity generation circuit to the binary adder 23).
A parity generation circuit is connected to the output of the circuit and configured to predict parity for the corrected operation result.

例示のため、パリティ発生回路が２つの遅延段階を導入
し、出力補正回路２３が１つの遅延段階を導入し、加算
器２０の出力へのパリティ発生回路の接続が補正された
データ・ビットニ関してのパリティ・ビットの正味の遅
延を１つの遅延段階に対応する値たけ減少させる場合を
考える。For purposes of illustration, the parity generation circuit introduces two delay stages, the output correction circuit 23 introduces one delay stage, and the connection of the parity generation circuit to the output of the adder 20 with respect to the corrected data bits. Consider the case where the net delay of the parity bits of is reduced by a value corresponding to one delay step.

これらの例示の数量は多かれ少なかれ代表的な値である
。These exemplary quantities are more or less representative.

一般的に云えば、本発明は本発明によらなければ生ずる
であろう遅延量をその２分の１に減少させる。Generally speaking, the present invention reduces by half the amount of delay that would otherwise occur.

又、加算器２０の出力へパリティ発生回路を接続するこ
＊＊とは出力補正回路２３の動作のパリティ・チェック
を可能（こする。Furthermore, connecting a parity generation circuit to the output of the adder 20 makes it possible to perform a parity check on the operation of the output correction circuit 23.

このことはパリティ発生回路を出力補正回路２３の出力
へ接続する横取においては不可能である。This is not possible when the parity generation circuit is connected to the output of the output correction circuit 23.

これは又重要な特徴部分である。上述したように、１０
進データを加算若しくは減算する場合、出力補正回路２
３から発生するデータ・ビット・シーケンスは加算器２
０から発生するデータ・ビット・シーケンスとは頻繁に
異なる。This is also an important feature. As mentioned above, 10
When adding or subtracting decimal data, output correction circuit 2
The data bit sequence originating from adder 2
Data bit sequences that originate from zero are frequently different.

１６進記号法を用いて、ゾーン形式の１０進データの代
表例を第１表に示す。Table 1 shows typical examples of zoned decimal data using hexadecimal notation.

加算器２０の出力はＦＡＯ４ＦＥ０７であるのに対して
、出力補正回路２３の出力はＦ４Ｆ４Ｆ８Ｆ７である。The output of the adder 20 is FAO4FE07, while the output of the output correction circuit 23 is F4F4F8F7.

ゾーン・フィールドＯこ関して云えば、第１及び第３の
ゾーン・フィールドは変更されないまＳにあるが、第２
及び第４のゾーン・フィールドは０からＦへ変更されて
いる。Regarding the zone field O, the first and third zone fields remain unchanged at S, but the second
and the fourth zone field has been changed from 0 to F.

第４のゾーン・フィールドは実際には、サイン・フィー
ルドであり、例示の場合には出力補正回路の出力のため
のサイン・コードとして正のサイン・コード’１１１１
”が用いられている。The fourth zone field is actually a sine field, with a positive sine code '1111 as the sine code for the output of the output correction circuit in the illustrated case.
” is used.

ディジット・フィールドに関しては、第２及び第４のデ
ィジットが変更されないよ′＞（こあるが、第１のディ
ジットはＡから４へ変更され、第３のディジットはＥか
ら８へ変更されている。Regarding the digit field, the second and fourth digits remain unchanged (although the first digit has been changed from A to 4, and the third digit has been changed from E to 8).

従って、加算器の出力と出力補正回路の出力とは実質的
に異なる。Therefore, the output of the adder and the output of the output correction circuit are substantially different.

本出願人は所望のパリティ予測をなしうるようにこれら
の差違を考慮に入れる技法を案出した。Applicants have devised a technique to take these differences into account so that the desired parity prediction can be made.

これがどのようにしてなされるかを説明するに当って、
先ずゾーン・フィールド、サイン・フィールド及びディ
ジット・フィールドを各別に考えることＧこする。In explaining how this is done,
First, consider the zone field, sign field, and digit field separately.

又、例示のため、発生しようとするパリティ・チェック
・ビットは奇数パリティ・チェックを行いうるようＧこ
選ばれているものとする。Also, for the sake of illustration, it is assumed that the parity check bits to be generated are G selected so that an odd parity check can be performed.

このような場合のパリティ・チェック・ビットはいずれ
かのバイトのための８つのデータ・ビット及びパリティ
・チェック・ビットに含まれる１のビットの数が奇数と
なるような２進値をとらなければならない。The parity check bit in such a case must take a binary value such that the eight data bits for any byte and the number of 1 bits in the parity check bit are an odd number. No.

先ず、ディジット・フィールドを考えると、２つのＢＣ
Ｄディジットが加算されるときに算術演算ユニット１０
で生じうる種々の状況が第■表に示されている。First, considering the digit field, there are two BC
Arithmetic unit 10 when D digits are added
The various situations that may arise are shown in Table ①.

縦横（１）は２つの１０進デイジツトＡ及びＢの和とし
て生じうるすべての演算結果を示す。The columns (1) indicate all the possible results of the operations as the sum of the two decimal digits A and B.

１９の結果を示す最後記の演算結果はＡ及びＢ共９に等
しく且つ１つ下位のディジット桁からの１のキャリーイ
ンがあるときに得られる。The last operation result showing the result of 19 is obtained when both A and B are equal to 9 and there is a carry-in of 1 from the next lower digit digit.

縦横（２）は縦横（１）に示す各演算結果を１６進で表
わした値を示す。The vertical and horizontal lines (2) indicate values expressed in hexadecimal notation of the respective calculation results shown in the vertical and horizontal lines (1).

縦横（３）及び（４）は２つの入力ディジットが入力修
正器２１及び２２を通され、加算器２０で加算されると
きに生ずる状況を示す。Vertical and horizontal lines (3) and (4) show the situation that occurs when two input digits are passed through input modifiers 21 and 22 and added in adder 20.

上述したように、Ｂ側ディジットの値は６だけ増される
。As mentioned above, the value of the B side digit is increased by six.

縦横（３）及び（４）に示す値は１６進法で表わされて
いる。The values shown in the vertical and horizontal directions (3) and (4) are expressed in hexadecimal notation.

縦横（４）は加算器２０から発生されるディジット・フ
ィールドを示す。The columns (4) indicate the digit fields generated by adder 20.

縦横（３）の各々の記入項目は縦横（４）のディジット
・フィールドが発生されるときに発生され、１つ高いデ
ィジット桁へ送られるキャリ・アウト信号を示す。Each row (3) entry indicates a carry out signal that is generated and sent to the next higher digit digit when the row (4) digit field is generated.

縦横（５）は縦横（４）に示す値を２進で表わした値を
示す。The vertical and horizontal lines (5) indicate the values shown in the vertical and horizontal lines (4) expressed in binary.

縦横（５）４こ示される２進ビツト・パターンは加算器
２０の出力に実際に現われるものである。The binary bit pattern shown in rows and columns (5)4 is what actually appears at the output of adder 20.

縦横（１）、（３）、（４）及び（８）を比べれば判る
ように、演算結果のディジット・フィールドに関しての
キャリーアウトが発生した（Ｃ＝１）としても該ディジ
ット・フィールドを補正する必要はない。As can be seen by comparing the vertical and horizontal lines (1), (3), (4), and (8), even if carry-out occurs in the digit field of the operation result (C=1), the digit field is corrected. There's no need.

キャリーアウトが生じなかった（Ｃ＝Ｏ）ならば、演算
結果のディジット値を正しくするために該ディジット値
を６だけ減らさなければならない。If carry-out did not occur (C=O), the digit value must be reduced by 6 to make the digit value of the operation result correct.

この補正は出力補正回路２３内で行なわれる。This correction is performed within the output correction circuit 23.

縦横（７）は補正のための６を差引くことを表わしてお
り、縦横（８）は出力補正回路２３から発生される１６
進表示のディジット・フィールドを示す。The vertical and horizontal lines (7) represent subtraction of 6 for correction, and the vertical and horizontal lines (8) represent 16 generated from the output correction circuit 23.
Indicates a digit field in decimal format.

縦横（９）は縦横（８）に示されるディジット・フィー
ルドを２進法で表わしたものである。The column (9) is the binary representation of the digit field shown in column (8).

縦横（９）に示されるビット・パターンは出力補正回路
２３から実際に発生されるものである。The bit pattern shown in vertical and horizontal lines (9) is actually generated from the output correction circuit 23.

縦横（５）は成る１０進デイジツト・フィールドに関し
て加算器２０の実際の出力を示し、縦横（９）は縦横（
５）と同じディジット・フィールドに関して出力補正回
路２３から発生する出力を示す。The column (5) shows the actual output of the adder 20 with respect to the decimal digit field that it consists of, and the column (9) indicates the column and column (9).
5) shows the output generated from the output correction circuit 23 for the same digit field as in FIG.

縦横（６）は夫々のｈｅｘディジットが奇数パリティを
とるものとした場合に縦横（５）の対応するデータ・ビ
ットパターンに対して要求されるパリティ・チェック・
ビットの値を示す。Vertical and horizontal (6) are the parity checks required for the corresponding data bit patterns in vertical and horizontal (5), assuming that each hex digit has odd parity.
Indicates the value of the bit.

縦横（１０）は縦横（９）のビット・パターンの各々に
対して要求される奇数パリティのパリティ・チェック・
ビットの値の各々を示す。The vertical and horizontal (10) are the odd parity parity checks required for each of the vertical and horizontal (9) bit patterns.
Indicates each bit value.

縦横（６）及び（１０）を注意深く比べれば、出力補正
回路の出力のためのパリティが加算器の出力のためのパ
リティと異なる場合がたった２つあるということが判る
。A careful comparison of columns (6) and (10) reveals that there are only two cases in which the parity for the output of the output correction circuit is different from the parity for the output of the adder.

これらの２つの場合は加算器の出力がＡ若しくはＢ（１
０１０”若しくは’１ｏ１１”）の内のいずれか１方の
１６進値を持つ場合である。In these two cases, the output of the adder is A or B(1
This is a case where the hexadecimal value is one of the following: 010" or 1o11".

これらの（１６進表示の）Ａ及びＢの場合においては、
デ゛イジツト・フィールドのための出力補正回路出力バ
リティは加算器出力バリティとは逆である。In the case of these (hexadecimal representation) A and B,
The output correction circuit output parity for the digit field is the opposite of the adder output parity.

従って、ディジット・フィールドに開しては、加算器の
出力を用いて予測されるパリティは１６進表示のＡ及び
Ｂの出力に対するパリティの値を逆にすれば所望のパリ
ティとなる。Therefore, for a digit field, the parity predicted using the output of the adder becomes the desired parity by reversing the parity values for the outputs of A and B in hexadecimal representation.

従って、パリティ発生器は加算器から１６進表示におい
てＡ若しくＢの発生を知り、これに対するパリティの値
を逆にし得なければならない。Therefore, the parity generator must be able to know the occurrence of A or B in hexadecimal representation from the adder and be able to reverse the parity value for this.

ゾーン・フィールドの場合に対しては、加算器２０の出
力は’ ｏ ｏ ｏ ｏ ”若しくは’ ｌ １１ ］
”のいずれか１方である。For the zone field case, the output of adder 20 is ' o o o o ' or ' l 11 ]
”.

これらの出力に対しては、１の奇数パリティ・チェック
・ビット値が要求される。An odd parity check bit value of 1 is required for these outputs.

出力補正回路２３の出力に現われるゾーン・フィールド
は常に、” １１１１ ”の値となる。The zone field appearing at the output of the output correction circuit 23 always has a value of "1111".

この出力に対しても、１の奇数パリティ・チェック・ビ
ット値が要求される。An odd parity check bit value of 1 is also required for this output.

従って、ゾーン・フィールドのための加算器出力をみて
予測されるパリティは常に、出力補正回路の出力に要求
されるパリティと同じであって、正しいパリティである
。Therefore, the parity predicted by looking at the adder output for the zone field is always the same as the parity required at the output of the output correction circuit and is the correct parity.

従って、ゾーン・フィールドに関してはパリティの予測
のための回路を複雑にする必要はない。Therefore, there is no need to complicate the circuitry for parity prediction with respect to zone fields.

次に、サイン・フィールドの場合を考えると、入力修正
器２１及び２２によって与えられた予備処理のため、加
算器２０から生ずるサイン・フィールドはｏ ｏ ｏ
ｏ ”の値若しくは” １１１１ ”の値のいずれか１
方となる。Now considering the case of a sine field, because of the preprocessing provided by input modifiers 21 and 22, the sine field resulting from adder 20 is o o o
Either 1 of the value of ``o'' or the value of ``1111''
It becomes the direction.

このことはゾーン・フィールドと同じである。This is the same as a zone field.

これらの出力に対しては１の奇数パリティ・チェック・
ビット値が要求される。An odd parity check of 1 is applied to these outputs.
A bit value is required.

出力補正回路２３の出力は３種類となって現われる。The output of the output correction circuit 23 appears in three types.

これらの出力サイン・コードは１６進値Ｃ，Ｄ及びＦで
ある。These output sign codes are hexadecimal values C, D and F.

Ｆはゾーン形式の１０進データの場合の正のサイン・コ
ードであり、Ｃはパック形式の１０進データの場合の正
のサイン・コードである。F is a positive sign code for zoned decimal data, and C is a positive sign code for packed decimal data.

Ｄはゾーン形式及びパック形式の１０進データの場合の
負のサイン・コードである。D is a negative sign code for zoned and packed decimal data.

出力補正回路２３はその内部構成のため、これらのたっ
た３つのサイン・コードを発生するたけである。Due to its internal configuration, the output correction circuit 23 only generates these three sine codes.

これらのサイン・コードＣ，Ｄ及びＦのための実際の２
進ビツト・パターンは夫々、”１１００”” １１０１
”及び’ １ ］ １１ ”である。Actual 2 for these sine codes C, D and F
The leading bit pattern is ``1100'''' 1101, respectively.
” and ' 1 ] 11 ''.

これらの２つの正のサイン・コードＣ及びＦに対して１
の奇数パリティ・チェック・ビット値が要求される。1 for these two positive sign codes C and F
odd parity check bit values are required.

これは加算器２０からのサイン・フィールドに要求され
る奇数パリティ・チェック・ビット値と同じである。This is the same odd parity check bit value required for the sign field from adder 20.

しかしながら、負のサイン・コードＤに対してはＯの奇
数パリティ・チェック・ビット値が要求され、これは加
算器の出力に要求される値の逆である。However, for a negative sign code D, an odd parity check bit value of O is required, which is the opposite of the value required at the output of the adder.

従って、出力補正回路２３が負のサイン・コードＤを発
生するように設定されるときＯこはいつでも、サイン・
フィールドを含むバイトのためのパリティ発生回路は予
測されたパリティを反転し得なければならない。Therefore, whenever the output correction circuit 23 is set to generate a negative sine code D,
The parity generation circuit for the byte containing the field must be able to invert the predicted parity.

出力補正回路からの上記サイン・コードの設定は線３６
上のサイン制御信号によって制御される。The setting of the above sine code from the output correction circuit is line 36.
Controlled by the above sign control signal.

従って、バイト３用パリティ発生器２７（バイト３はサ
イン・フィールドを含むバイトである。Therefore, the parity generator 27 for byte 3 (byte 3 is the byte containing the sign field).

）によって発生された予測パリティ値をいつ反転すべき
かを決定するのにサイン制御信号が用いられる。) is used to determine when to invert the predicted parity value generated by the sine control signal.

第３図を参照すると、第１図のバイト３用パリティ発生
器２７の内部構成が示されている。Referring to FIG. 3, the internal structure of the byte 3 parity generator 27 of FIG. 1 is shown.

第３図において、パリティ発生回路２７へ入るところの
バイト３のため加算器出力２７１に含まれる出力ビット
線の各々はＳＯ乃至Ｓ７及びＳＯ乃至Ｓ７として表示さ
れている。In FIG. 3, each of the output bit lines included in adder output 271 for byte 3 entering parity generation circuit 27 are labeled SO through S7 and SO through S7.

文字の上のバーはバーを持たない文字が表わす値の補数
値を示すための記号である。The bar above the character is a symbol to indicate the complement value of the value represented by the character without the bar.

これらの加算器出力ビツト線はバイト３に含まれる８つ
のデータ・ビットのための真数線及び補数線である。These adder output bit lines are the true and complement lines for the eight data bits contained in byte three.

加算器２０のｈｅｘフィールド６キヤリーアウト線Ｃ線
長６ｈｅｘフィールド７キヤリーアウト線Ｃ７が又パリ
ティ発生回路２７で用いられる。Hex field 6 carry out line C line length 6 hex field 7 carry out line C7 of adder 20 is also used in parity generation circuit 27.

ｈｅｘフィールド６及びｈｅｘフィールド７はバイト３
を構成するｈｅｘフィールドである。hex field 6 and hex field 7 are byte 3
This is a hex field that makes up the .

パリティ発生回路２７は加算器出力ビットＳＯ乃至Ｓ２
に関して偶数表示信号Ｐ及び奇数表示信号Ｐを発生する
ためのＰ発生器４０（パリティ信号発生回路）を含む。The parity generation circuit 27 includes adder output bits SO to S2.
It includes a P generator 40 (parity signal generation circuit) for generating an even number display signal P and an odd number display signal P.

ビットＳＯ乃至Ｓ２の中に１が偶数個含まれているなら
ば偶数表示信号Ｐは１の２進値をとる。If an even number of 1's are included in the bits SO to S2, the even number display signal P takes a binary value of 1.

ビットＳＯ乃至Ｓ２の中に含まれる１の数が奇数である
ならば、奇数表示信号Ｐが１の２進値をとる。If the number of 1's contained in bits SO to S2 is an odd number, the odd number indicating signal P takes a binary value of 1.

従って、奇数表示信号Ｐは偶数表示信号Ｐの補数信号で
ある。Therefore, the odd number display signal P is the complement signal of the even number display signal P.

パリティ発生回路２７は又、加算器出力ビツトＳ４乃至
Ｓ６に関して偶数表示信号Ｑ及び奇数表示信号Ｑを発生
するためのＱ発生器４１（パリティ信号発生回路）を含
む。Parity generation circuit 27 also includes a Q generator 41 (parity signal generation circuit) for generating an even number indication signal Q and an odd number indication signal Q for adder output bits S4 to S6.

Ｑ発生器４１の内部構成はＰ発生器と同じであり、偶数
表示信号Ｑ及び奇数表示信号ＱはＳ４乃至Ｓ６のグルー
プに含まれる１のビットの数に関して同じ意味を有する
。The internal configuration of the Q generator 41 is the same as that of the P generator, and the even number display signal Q and the odd number display signal Q have the same meaning regarding the number of 1 bits included in the groups S4 to S6.

パリティ発生回路は更に、加算器出力ビットＳ３及び８
７に関して偶数表示信号Ｒ及び奇数表示信号Ｒを発生す
るためのＲ発生器４２（パリティ信号発生回路）を含む
。The parity generation circuit further includes adder output bits S3 and 8.
7 includes an R generator 42 (parity signal generation circuit) for generating an even number display signal R and an odd number display signal R.

Ｒ発生器４２の内部構成はＰ発生器４０及びＱ発生器４
１の内部構成とや＼異なる。The internal configuration of the R generator 42 is a P generator 40 and a Q generator 4.
The internal structure of 1 is slightly different.

Ｐ発生器４０．Ｑ発生器４１．及びＲ発生器４２から夫
々発生した偶数表示信号及び奇数表示信号に応答して、
ＺＰ発生器４３はバイト３のための正しい奇数パリティ
・チェック・ビットＺＰ３を発生する。P generator 40. Q generator 41. and in response to an even number display signal and an odd number display signal generated from the R generator 42, respectively,
ZP generator 43 generates the correct odd parity check bit ZP3 for byte three.

このビットが第１図の出力レジスフ３０へ供給されるチ
ェック・ビットである。This bit is the check bit provided to the output register 30 of FIG.

後述するように、ｈｅｘ ６フイールド（ビットＳＯ乃
至Ｓ３）がｂｅｘ Ａ若しくはｈｅｘ Ｂのいずれか１
方を発生させるときＰ発生器４０はその出力表示信号を
反転させるための内部制御回路を含む。As described later, the hex 6 field (bits SO to S3) is either bex A or hex B.
P generator 40 includes internal control circuitry for inverting its output display signal when generating either signal.

同様に、ｈｅｘ ７フイールド（ビットＳ４乃至ｓｚＨ
がｈｅｘ Ａ若しくはｈｅｘ Ｂのいずれか１方を発生
させるときＱ発生器４１はその出力表示信号を反転させ
るための内部制御回路を含む。Similarly, the hex 7 field (bits S4 to szH
Q generator 41 includes internal control circuitry to invert its output display signal when generating either hex A or hex B.

これらのｈｅｘＡ及びｈｅｘ Ｂは正しいパリティを得
るために予測されたパリティを反転させる必要のある２
デイジツト・フィールドの場合である。These hexA and hexB are the two that need to invert the predicted parity to get the correct parity.
This is the case for digit fields.

バイト３内に含まれているサイン・フィールドが出力補
正回路２３から負表示のｈｅｘ Ｄコードを発生させる
ときにはいつでも、Ｒ発生器４２はその出力表示信号を
反転させる内部制御回路を含む。R generator 42 includes internal control circuitry that inverts its output indication signal whenever the sine field contained in byte 3 causes output correction circuit 23 to generate a negative indication hex D code.

３つの発生器４０乃至４２の内の１つからの出力を反転
させたときには、最終パリティ・チェック・ピッ１−Ｚ
ｒ２の値も反転される。When the output from one of the three generators 40-42 is inverted, the final parity check pins 1-Z
The value of r2 is also inverted.

他方、発生器４０乃至４２の内の２つからの出力を反転
させたときには、最終パリティ・チェック・ピッ１−Ｚ
ｒ２に与える影響は互いに相殺するので該ビットを反転
する必要はない。On the other hand, when the outputs from two of generators 40-42 are inverted, the final parity check pins 1-Z
There is no need to invert this bit since the effects on r2 cancel each other out.

パリティ発生回路２７内で遅延を生じさせる２つの回路
段が第３図に示されている。Two circuit stages that create a delay within parity generation circuit 27 are shown in FIG.

発生器４０乃至４２は第１の回路段即ち第１の遅延レベ
ルを示し、他方ＺＰ発生器４３は第２の回路段即ち第２
の遅延レベルを示す。Generators 40-42 represent a first stage or delay level, while ZP generator 43 represents a second stage or delay level.
Indicates the delay level.

第４図を参照すると、第３図のＰ発生器４０の内部構成
が示されている。Referring to FIG. 4, the internal structure of the P generator 40 of FIG. 3 is shown.

第４図に示されるように、Ｐ発生器４０は偶数表示信号
Ｐを発生する第１論理回路５０及び奇数表示信号Ｐを発
生する第２論理回路５１を含む。As shown in FIG. 4, the P generator 40 includes a first logic circuit 50 that generates an even number display signal P and a second logic circuit 51 that generates an odd number display signal P.

Ｐ発生器４０は又、加算器から発生したｈｅｘ Ａ及び
ｈｅｘ Ｂのディジット・フィールド値に対するＰ及び
Ｐの表示信号を反転させるように論理回路５０及び５１
の論理を修正する制御回路を含む。P generator 40 also includes logic circuits 50 and 51 to invert the P and P display signals for the hex A and hex B digit field values generated from the adder.
includes a control circuit that modifies the logic of the circuit.

この制御回路はＤＥＣ（１０進）制御線２８及び否定回
路５２を含む。The control circuit includes a DEC (decimal) control line 28 and a negation circuit 52.

第■表は第４図の論理回路のための真理衣を示す。Table 3 shows the truth for the logic circuit of FIG.

ｈｅｘ Ａ値及びｈｅｘ Ｂ値をとるディジット・フィ
ールドに対して生ずる’１０１”（Ｓｏ乃至８２）の場
合を除いて、３つのビットＳＯ乃至Ｓ２の中に含まれる
１の数が偶数であるときにはいつでも偶数表示信号Ｐは
２進の１をとらなければならない。Whenever the number of 1's contained in the three bits SO to S2 is even, except for the case of '101' (So to 82), which occurs for digit fields taking hex A and hex B values. The even number display signal P must be a binary 1.

この点に関して、いずれも１をとらない（” ｏ ｏ
ｏ ” ）場合も１の数が偶数と考える。Regarding this point, none of them take 1 (" o o
o ”), the number of 1s is also considered to be an even number.

他方、勿論” １０１ ”の特別の場合を除いてＳＯ乃
至Ｓ２の中に含まれる１の数が奇数であるときには奇数
表示信号Ｐは１の２進値をとらなければならない。On the other hand, when the number of 1's contained in SO to S2 is an odd number, except of course in the special case of "101", the odd number display signal P must take the binary value of 1.

１０進演算以外の演算においては、” １０１ ”の場
合は縦横Ｐに１を持たなければならない。In operations other than decimal operations, in the case of "101", the vertical and horizontal P must have 1.

これは純２進データ若しくは他の非１０進データを処理
する場合に使われる。This is used when processing pure binary data or other non-decimal data.

このような場合には、非反転（ｆｉｘ）条件となってお
りＤＥＣ＝１である。In such a case, there is a non-inversion (fix) condition and DEC=1.

１０進データを加算若しくは減算する場合には、” １
０１ ”の場合に対しては出力信号を反転させる必要が
ある。When adding or subtracting decimal data, "1"
01'', it is necessary to invert the output signal.

これは反転条件であり、この場合ＤＥＣ＝１となる。This is an inversion condition, in which case DEC=1.

換言すれば、１０進データを処理する際、”１０１ ”
の値が発生した場合には縦横Ｐは１とされ、縦横Ｐは０
とされる。In other words, when processing decimal data, "101"
If the value of occurs, the vertical and horizontal P are set to 1, and the vertical and horizontal P are set to 0.
It is said that

第■表の真理表の縦横Ｐを下方へ順次に眺めていくこと
から演欅されるように、偶数表示信号発生論理回路５０
は次の論理式 ％式％（８０ （１） を実行する。As can be demonstrated by sequentially looking down the vertical and horizontal P of the truth table in Table 2, the even number display signal generation logic circuit 50
executes the following logical formula %(80 (1)).

但し、上式において＋シンボルは論理和記号を示し、・
シンボルは論理積記号を示す６アンド回路５３は式（１
）の第１項の演算をし、アンド回路５４は第２項の演算
をし、アンド回路５５は第３項の演算をし、そしてアン
ド回路５６は第４項の演算をする。However, in the above formula, the + symbol indicates the logical sum symbol, and
The symbol indicates an AND symbol. The 6-AND circuit 53 is based on the formula (1
), the AND circuit 54 calculates the second term, the AND circuit 55 calculates the third term, and the AND circuit 56 calculates the fourth term.

オア回路５７はこれらのアンド回路からの出力の論理和
をとる。The OR circuit 57 takes the logical OR of the outputs from these AND circuits.

第■表の真理表の縦横Ｐを下方へ順次に眺めていくこと
から演鐸されるように、奇数表示信号発生論理回路５１
は次の論理式 を実行する。As can be seen from sequentially looking down the vertical and horizontal P of the truth table in Table 2, the odd number display signal generation logic circuit 51
executes the following logical expression.

１０進演算が行われつＳある場合には、線２８上の１０
進ステータス制御線２８は２進の１のレベルにある（Ｄ
ＥＣ＝１）。If a decimal operation is performed, then 10 on line 28
The binary status control line 28 is at a binary 1 level (D
EC=1).

１０進演算以外においては、１０進ステータス制御線２
８は２進のＯのレベルにある。For operations other than decimal operations, decimal status control line 2
8 is at the binary O level.

否定回路５２から発生するＤＥＣ信号は線２８上のＤＥ
Ｃ信号を反転した信号である。The DEC signal generated from the inverter 52 is connected to the DE on line 28.
This is a signal obtained by inverting the C signal.

従って、ステータスが１０進である（ＤＥＣ＝１）ので
なければ、ＤＥＣ信号は２進の１のレベルにある。Therefore, unless the status is decimal (DEC=1), the DEC signal is at a binary 1 level.

ＤＥＣ＝１である場合に、ビットＳＯ乃至Ｓ２が”１０
１”となっているならば、奇数表示信号発生論理回路５
１のＰ出力線上に２進の１のレベルの信号が発生される
。When DEC=1, bits SO to S2 are “10”
1”, the odd number display signal generation logic circuit 5
A binary 1 level signal is generated on the 1 P output line.

他方、ＤＥＣ＝１である場合には、” １０１ ”のビ
ットＳＯ乃至Ｓ２の発生に対して偶数表示信号発生論理
回路５０のＰ出力線上に２進の１のレベルの信号が発生
される。On the other hand, when DEC=1, a binary 1 level signal is generated on the P output line of the even number display signal generation logic circuit 50 in response to the generation of bits SO to S2 of "101".

上述したように、Ｑ発生器４１の内部構成はＰ発生器４
０についてすぐ上で述べた構成と同一である。As mentioned above, the internal configuration of the Q generator 41 is similar to that of the P generator 4.
The configuration is identical to that described immediately above for 0.

勿論、Ｑ発生器４１の受取るビット信号はＰ発生器４０
の受取るビット信号とは異る即ちＳ４乃至Ｓ６である。Of course, the bit signal received by the Q generator 41 is transmitted to the P generator 40.
are different from the bit signals received by S4 to S6.

第５図を参照すると、第３図のＲ発生器４２の内部構成
が示されている。Referring to FIG. 5, the internal configuration of R generator 42 of FIG. 3 is shown.

第５図に示されているように、Ｒ発生器４２は偶数表示
信号Ｒを発生する第１論理回路６２及び奇数表示信号Ｒ
を発生する第２論理回路６３を含む。As shown in FIG. 5, the R generator 42 includes a first logic circuit 62 for generating an even number indication signal R and an odd number indication signal R.
It includes a second logic circuit 63 that generates.

Ｒ発生器４２は更に、出力補正回路２３が１０進のため
のサイン・フィールドを発生し、そのコーディングが負
のサインを示すものであるときにはいつでもＲ及びＨの
表示信号を反転するためのアンド回路６４及び否定回路
６５を含む制御回路を含む。The R generator 42 further includes an AND circuit for inverting the R and H display signals whenever the output correction circuit 23 generates a sine field for the decimal and its coding indicates a negative sine. 64 and a control circuit including a negation circuit 65.

出力補正回路２３から発生した１０進のためのサイン・
フィールドが負なることはアンド回路６４で検出され、
そこから出力信号ＭＳ（負のサイン）が発生される。The sign for the decimal generated from the output correction circuit 23
The AND circuit 64 detects that the field is negative;
An output signal MS (negative sign) is generated therefrom.

数表示スタータスが１０進であり（線２８＝１）、演算
スタータスが第１番目オペランド部分送りであり（線２
９＝１）且つサイン・ステータスが負である（線３６＝
１）ときＭＳ信号は２進の１のレベルにある。The number display status is decimal (line 28 = 1), and the operation status is 1st operand partial feed (line 2
9=1) and the sign status is negative (line 36=
1) When the MS signal is at a binary 1 level.

上記条件以外の場合は、犯信号は２進のＯのレベルにあ
る。In cases other than the above conditions, the criminal signal is at the binary O level.

上述したように１０進サイン・フィールドは第１番目オ
ペランド部分送りについての演算中のみ現われるから第
１番目オペランド部分送りステータスが考慮される。As mentioned above, the decimal sign field appears only during operations on the first operand partial feed, so the first operand partial feed status is taken into account.

後続の送りの場合には、データ形成がゾーン形式である
かパック形式であるかに従ってサイン・フィールドはゾ
ーン・フィールド又はディジット・フィールドのいずれ
かによって置き換えられる。For subsequent transmissions, the sign field is replaced by either a zone field or a digit field, depending on whether the data formation is zoned or packed.

第５図の論理回路のための真理表が第Ｖ表に示されてい
る。The truth table for the logic circuit of FIG. 5 is shown in Table V.

負のサイン・フィールド・コードが発生した場合に負サ
イン信号ＭＳがどのようにしてＲ及びＲの出力を反転さ
せるかということに注目されたい。Note how the negative sine signal MS inverts the outputs of R and R when a negative sine field code occurs.

真理表の上側の４つの記入項目は正のサイン及びサイン
表示せずの場合（いずれの場合にもＭＳ＝Ｏ）を示す。The top four entries in the truth table indicate the positive sign and the case of no sign (MS=O in both cases).

下側の４つの記入項目は負のサイン（ＭＳ＝１）の発生
を示す。The bottom four entries indicate the occurrence of a negative sign (MS=1).

下側の４つのＲの値と上側の４つのＲの値とを比較すれ
ば判るように負のサインが発生した場合にはＲ出力が反
転される。As can be seen by comparing the lower four R values with the upper four R values, when a negative sign occurs, the R output is inverted.

同様に、Ｒ出力も反転される。第Ｖ表の真理表から演鐸
されるように、偶数表示信号発生論理回路６２は次の論
理式 ％式％）（ （３） を実行する。Similarly, the R output is also inverted. As derived from the truth table in Table V, the even number display signal generation logic circuit 62 executes the following logical formula (%) ((3)).

同様に、奇数表示信号発生論理回路６３は次の論理式 ％式％（８３ （４） を実行する。Similarly, the odd number display signal generation logic circuit 63 has the following logical formula: % formula % (83 (4) Execute.

第６図には、第３図のＺＰ発生器４３の内部構成が示さ
れている。FIG. 6 shows the internal configuration of the ZP generator 43 of FIG. 3.

第６図に示されているように、ＺＰ発生器４３はＰ発生
器４０．Ｑ発生器４１゜並びにＲ発生器４２からのＰ及
びＰ、Ｑ及びＱ、並びにＲ及びＨの表示信号に応答して
バイト３のための最終奇数パリティ・チェック・ビット
ＺＰ３を発生する論理回路６６を含む。As shown in FIG. 6, the ZP generator 43 is connected to the P generator 40. Logic circuit 66 for generating the final odd parity check bit ZP3 for byte 3 in response to the P and P, Q and Q, and R and H indication signals from Q generator 41° and R generator 42. including.

論理回路６６のための真理表が第■表に示されている。The truth table for logic circuit 66 is shown in Table 2.

この真理表から判るように、論理回路６６は次の論理式 を実行する。As can be seen from this truth table, the logic circuit 66 has the following logical formula Execute.

論理回路６６はＰ発生器４０．Ｑ発生器４１゜及びＲ発
生器４２からの３組の奇数表示信号及び偶数表示信号に
ついて代数結合と類似の幾つかの演算を実行する。Logic circuit 66 connects P generator 40. Several operations similar to algebraic combinations are performed on the three sets of odd and even display signals from the Q generator 41° and the R generator 42.

３つの偶数表示信号が発生した場合には、回路６６の出
力は１の奇数パリティ・チェック・ビット信号（ＺＰ＝
１）となる。If three even indication signals are generated, the output of circuit 66 is a one odd parity check bit signal (ZP=
1).

偶数表示信号が２つ生じ奇数表示信号が１つ生じた場合
には、出力は０の奇数パリティ・チェック・ビット信号
（ｚｐ＝ｏ）となる。If two even number indication signals occur and one odd number indication signal occurs, the output will be an odd parity check bit signal of 0 (zp=o).

他方、偶数表示信号が１つ生じ、奇数表示信号が２つ生
じた場合には、これらの２つの奇数表示信号が偶数の表
示を生じさせ、従って出力は１の奇数パリティ・チェッ
ク・ビット信号（ＺＰ＝１）となる。On the other hand, if one even indication signal occurs and two odd indication signals occur, then these two odd indication signals will cause an even indication and the output will therefore be an odd parity check bit signal of 1 ( ZP=1).

奇数表示信号が３つ生じた場合には、出力は０の奇数パ
リティ・チェック・ビット信号（ｚｐ＝ｏ）となる。If three odd display signals occur, the output will be a zero odd parity check bit signal (zp=o).

Ｐ及びＰ、Ｑ及びＱ、並びにＲ及びＨの表示信号の内の
１以上のものが外部制御信号によって反転される特別の
場合を無視すれば、ＺＰ発生器４３からの２進の１の値
（ＺＰ＝１）の発生は８つのデータ・ビットＳＯ乃至Ｓ
７の中に含まれる１の数が偶数であることを示す。Ignoring the special case in which one or more of the P and P, Q and Q, and R and H display signals is inverted by an external control signal, the binary 1 value from the ZP generator 43 The occurrence of (ZP=1) is 8 data bits SO to S.
Indicates that the number of 1s included in 7 is an even number.

このような場合には、これらのデータ・ビット及びチェ
ック・ビットの中に含まれる１の数が奇数となるように
、パリティ・チェック・ビットＺＰ３は２進の１の値で
なければならない。In such a case, parity check bit ZP3 must have a binary one value so that the number of ones contained in these data bits and check bits is odd.

逆に、ＺＰ発生器４３からの２進のＯの値の発生は、こ
の場合にも上記の如き特別の場合を無視するが、８つの
データ・ビットＳＯ乃至Ｓ７の中に含まれる１の数が奇
数であることを示す。Conversely, the generation of the binary O value from the ZP generator 43, again ignoring the special cases described above, is based on the number of ones contained in the eight data bits SO to S7. indicates that is an odd number.

このような場合には、パリティ・チェック・ビットＺＰ
３は勿論、０の２進値でなければならない。In such cases, the parity check bit ZP
3 must of course be the binary value of 0.

算術演算ユニットを含むデータ・プロセッサが奇数パリ
ティのチェックの代りに偶数パリティのチェックを用い
る場合には、パリティ・チェック・ビット及び８つのデ
ータ・ビットについての偶数パリティを与えるパリティ
・チェック・ビットを発生するように、パリティ発生器
２７は容易に修生ずることが出来る。If the data processor including the arithmetic unit uses even parity checking instead of odd parity checking, it generates a parity check bit and a parity check bit that provides even parity for the eight data bits. As such, parity generator 27 can be easily repaired.

これはＺＰ発生器４３がＺＰ倍信号代りにＺＰ倍信号発
生するようにＺＰ発生器４３の内部接続を変更すること
によってなされる。This is done by changing the internal connections of ZP generator 43 so that ZP generator 43 generates a ZP multiplied signal instead of a ZP multiplied signal.

換言すれば、ＺＰ論理は補数化即ち反転される。In other words, the ZP logic is complemented or inverted.

他のバイト０，１及び２のための他の３個のパリティ発
生器２４乃至２６の内部構成はＲ発生器４２内の制御回
路によって生じさせられる反転動作が無能動にされるか
省かれるということを除いてバイト３ハリティ発生器２
７の内部構成と全く同じであるのがよい。The internal configuration of the other three parity generators 24-26 for the other bytes 0, 1 and 2 is such that the inversion operation caused by the control circuitry within the R generator 42 is disabled or omitted. Except byte 3 harrity generator 2
It is good that the internal configuration is exactly the same as that of 7.

上記無能動化若しくは省略は１０進サイン・フィールド
がバイト０，１及び２のいずれにも決して現われないと
いう理由による。The above disabling or omission is because the decimal sign field never appears in any of bytes 0, 1, and 2.

それ故、サインで制御される反転処理の必要はない。Therefore, there is no need for a sign-controlled inversion process.

第５図に示されるＲ発生器について上記の如き修正を行
う最も容易な方法はアンド回路６４へ延びる３本の入力
線２８．２９及び３６の内の１本以上の線の信号レベル
を２進のＯのレベルに永久的に設定することである。The easiest way to make the above modifications to the R generator shown in FIG. The goal is to permanently set the level of O.

これがＭＳ信号をＯのレベルへ永久的に設定し、Ｒ発生
器４２での外部的に制御されるいずれかの反転処理も永
久的に生じさせない。This permanently sets the MS signal to a level of O and permanently prevents any externally controlled inversion processing in R generator 42 from occurring.

経済的な観点から、第Ｖ表の真理表の縦横ＭＳを省きそ
の上半分のみを実行するようにＲ発生器の構成を上記と
は異なって再構成するのがよい。From an economic point of view, it is better to reconfigure the R generator differently from the above so as to omit the horizontal and vertical MS of the truth table in Table V and execute only the upper half thereof.

この場合には、偶数表示信号発生論理回路６２及び奇数
表示信号発生論理回路６３は各々、２つの２入力アンド
回路だけから構成される回路へ簡略化される。In this case, the even number display signal generation logic circuit 62 and the odd number display signal generation logic circuit 63 are each simplified to a circuit consisting of only two two-input AND circuits.

勿論、アンド回路６４及び否定回路６５は省略される。Of course, the AND circuit 64 and the NOT circuit 65 are omitted.

第７図を参照すると、本発明に従って構成された算術演
算ユニット７０の他の実施例が示されている。Referring to FIG. 7, another embodiment of an arithmetic unit 70 constructed in accordance with the present invention is shown.

この算術演算ユニットは第１図の算術演算ユニット１０
の諸特徴全部の他に他の有利な諸特徴を含む。This arithmetic operation unit is the arithmetic operation unit 10 in FIG.
as well as other advantageous features.

比較のため、第１図に示されるものと同−若しくは実質
的に同一の第７図に示される素子若しくはユニットは第
１図な示される参照番号と同一の参照番号を与えられて
いる。For comparison, elements or units shown in FIG. 7 that are the same or substantially the same as those shown in FIG. 1 have been given the same reference numerals as shown in FIG.

具体的には、出力補正回路２３、パリティ発生回路２４
及至２７、出力レジスタ３０及びサイン処理回路３３は
第１図に示される対応する回路若しくはレジスタと同一
であるか、又は僅かに異なるだけである。Specifically, the output correction circuit 23 and the parity generation circuit 24
27, output register 30 and sign processing circuit 33 are the same as, or only slightly different from, the corresponding circuits or registers shown in FIG.

算術演算ユニット７０の差違の内の主要な点は第１図の
１個の２進加算器２０の代りに１対の３２ビット並列２
進加算器２０を及び２０Ｃを含むということである。The main difference in the arithmetic unit 70 is that instead of the single binary adder 20 of FIG.
This means that it includes a base adder 20 and a base adder 20C.

又、加算器２０ｔはそれ自身のＡ入力修正量２１を及び
それ自身の補数化兼Ｂ入力修正器２２ｔを有する。Adder 20t also has its own A input correction amount 21 and its own complementing and B input correction unit 22t.

同様に、第２の加算器２０ｃはそれ自身のＡ入力修正量
２１ｃ及びそれ自身の補数化兼Ｂ入力修正器２２ｃを有
する。Similarly, the second adder 20c has its own A input correction 21c and its own complementer and B input corrector 22c.

２個のＡ入力修正量２１を及び２１Ｃの各々は第１図の
Ａ入力修正量２１と同一の内部構成を有し、第１図のＡ
入力修正量２１と同一の方式で動作する。Each of the two A input correction amounts 21 and 21C has the same internal configuration as the A input correction amount 21 in FIG.
It operates in the same manner as the input correction amount 21.

同様に、２個の補数化兼Ｂ入力修正器２２を及び２２Ｃ
の各々は第１図の補数化兼Ｂ入力修正器２２と同一の内
部構成を有し、該修正器と同一の方式で動作する。Similarly, the two complementizer and B input corrector 22 and 22C
Each has the same internal configuration as the complementing and B-input corrector 22 of FIG. 1, and operates in the same manner as the corrector.

算術演算ユニット７０の如く２個の２進加算器及び２組
の入力修正器を使用した場合には、改善された信頼性、
改善されたエラー・チェック能力、及びより速い処理速
度が遠戚される。Improved reliability is achieved when using two binary adders and two sets of input modifiers as in arithmetic unit 70.
Improved error checking capabilities and faster processing speeds are closely related.

４つのＡ個人カデーク・バイ１−ＡＯ乃至Ａ３が算術演
算ユニット７０内の３２段Ａレジスク７１へ供給される
。The four A personal card blocks 1-AO to A3 are supplied to a 32-stage A register 71 in the arithmetic operation unit 70.

Ａレジスタフ１は複数の真数出力線及び補数出力線の双
方を有する。A register 1 has both a plurality of antilog output lines and a plurality of complement output lines.

これらの真数出力線は４つのグループとされ４つの８単
路データ・バスＢＯ乃至Ｂ３を通して第１の加算器２０
ｔに関連せるＢ入力修正器２２ｔへ接続されている。These antilog output lines are grouped into four groups and connected to the first adder 20 through four 8-way data buses BO to B3.
t is connected to the B input modifier 22t.

複数の補数出力線は４つのグループに分けられ、４つの
８単路データ・バスＢＯ−Ｂ３を通して第２の加算器２
０ｃに関連せるＢ入力修正器２２Ｃへ接続されている。The multiple complement output lines are divided into four groups and are connected to the second adder 2 through four 8-way data buses BO-B3.
0c is connected to the B input modifier 22C.

第１の加算器２０を並びにその入力修正器２１を及び２
２ｔは第１図の方式と同じ方式で動作し、加算器２０ｔ
の出力に真数表示の４つの８ビツト・データ・バイトＧ
Ｏ乃至Ｇ３を発生する。the first adder 20 and its input modifiers 21 and 2;
2t operates in the same manner as in Fig. 1, and the adder 20t
Four 8-bit data bytes G in antilog representation at the output of
Generates O to G3.

第２の加算器２０ｃ並びその入力修正器２１ｃ及び２２
ｃは第１図の方式と同一の方式で動作するが、加算器２
０ｃからの４つのデータ・バイトは補数表示のバイトＧ
Ｏ乃至Ｇ３である。Second adder 20c and its input modifiers 21c and 22
c operates in the same manner as in Figure 1, but adder 2
The four data bytes starting from 0c are byte G in complement representation.
It is O to G3.

これは入力修正器２１ｃ及び２２Ｃへの入力が補数で与
えられたためである。This is because the inputs to the input correctors 21c and 22C are given as complements.

従って、第２の加算器２０Ｃからのデータ・ビット・シ
ーケンスは第１の加算器２０ｔからのデータ・ビット・
シーケンスの補数である。Therefore, the data bit sequence from the second adder 20C is the data bit sequence from the first adder 20t.
It is the complement of the sequence.

エラー・チェックの第１の特徴として、加算器２０ｔか
らの真数データ・ビット・シーケンスが加算器２０ｃか
らの補数データ・ビット・シーケンスと、２進比較器７
３でビット毎に比較される。The first feature of error checking is that the true data bit sequence from adder 20t is combined with the complement data bit sequence from adder 20c and binary comparator 7.
3, the bits are compared bit by bit.

補数データ・ビット・シーケンスが正しく真数データ・
ビット・シーケンスの補数となっていなければ、比較器
出力線７４上にエラー信号が発生される。Complement data bit sequence is correct
If the bit sequence is not complementary, an error signal is generated on comparator output line 74.

この場合には、適切なエラー処理が開始される。In this case, appropriate error handling is initiated.

エラーが比較器７３から表示されないならば、データ・
プロセッサはその通常の動作を続ける。If no error is indicated by comparator 73, the data
The processor continues its normal operation.

内部構成については、２進比較器７３は例えば、真数デ
ータ・ビットの各々と対応する補数データ・ビットとを
排他的オアする３２個一組の排他的オア回路を含むのが
よい。As for internal construction, binary comparator 73 may include, for example, a set of 32 exclusive-OR circuits that exclusive-OR each true data bit with its corresponding complement data bit.

これらの排他的オア回路の出力は一諸にアンド・ゲ゛−
トされ、その結果の信号は出力線７４上にエラー表示信
号を発生するように反転される。The outputs of these exclusive OR circuits are collectively AND
and the resulting signal is inverted to generate an error indication signal on output line 74.

比較器７３の使用は加算器２０を及び２０Ｃからのデー
タがエラーなしであるという非常に高度の蓋然性を保証
する。The use of comparator 73 ensures a very high probability that the data from adder 20 and 20C is error-free.

一層正確に云えば、比較器７３の使用は入力修正器２１
ｔ、２２ｔ、２１ｃ及び２２Ｃによってはエラーが導入
されないということを保証する。More precisely, the use of comparator 73
t, 22t, 21c and 22C ensure that no errors are introduced.

出力補正回路２３及びパリティ発生回路２４乃至２７は
既に説明したと同一の方式で動作する。The output correction circuit 23 and the parity generation circuits 24 to 27 operate in the same manner as described above.

第２の加算器２０Ｃを使用すれば、真数データ・バイ１
−ＧＯ乃至Ｇ３が利用し得るようになると同時にこれら
のバイトの補数バイトＧＯ乃至Ｇ３が利用し得るように
なるから総合的な動作速度は速くなる。If the second adder 20C is used, the antilog data by 1
-GO to G3 become available, and at the same time the complement bytes GO to G3 of these bytes become available, increasing the overall operating speed.

真数データ・バイトを反転して補数データ・バイトを得
る必要があるために遅延は導入されない。No delay is introduced due to the need to invert the true data byte to obtain the complement data byte.

エラー・チェックの第２の特徴として、最終出力データ
の各バイトのパリティをチェックし、バイト・パリティ
・エラーがある場合に出力線７６上にエラー信号を発生
するためのパリティ・チェッカー７５が出力レジスフ３
０からの３６単路出カデーク・バス３２へ接続されるの
がよい。A second feature of error checking is that a parity checker 75 is installed on the output register 76 to check the parity of each byte of the final output data and to generate an error signal on output line 76 if there is a byte parity error. 3
0 to 36 single path output card bus 32.

これが出力補正回路２３、パリティ発生回路２４乃至２
７及び出力レジスフ３０の動作をチェックする。These are the output correction circuit 23 and the parity generation circuit 24 to 2.
7 and output register 30 are checked.

パリティ・チェッカーの内部構成はこの分野で種種知ら
れており、従ってこのような内部構成は本明細書では記
述しないことにする。Various internal configurations of parity checkers are known in the art, and therefore such internal configurations will not be described herein.

パリティ発生回路２４乃至２７によって与えられるパリ
ティの予測値を使用すれば、たった今説明した動作速度
の改善に加れて、出力補正回路２３の動作の正しさをチ
ェックすることが出来る。By using the predicted parity values provided by the parity generation circuits 24-27, in addition to improving the operating speed just described, it is possible to check the correctness of the operation of the output correction circuit 23.

このパリティの予測信号がなければ、出力補正回路２３
の動作をチェックする手段はない。If there is no predicted parity signal, the output correction circuit 23
There is no way to check its operation.

図面を簡単にするため、加算器２０ｔからのｈｅｘフィ
ールド・キャリーアウト線ＣＤ乃至Ｃ７は第７図には示
されていないが、第１図と同一の方式で出力補正回路２
３へ延びているものと理解されたい。To simplify the drawing, hex field carryout lines CD to C7 from adder 20t are not shown in FIG.
It should be understood that it extends to 3.

最後に、上述した本発明のいずれの実施例も正論理を用
いる回路の組合わせで説明しているということに注意さ
れたい。Finally, it should be noted that all of the embodiments of the invention described above are described in terms of combinations of circuits using positive logic.

これは本発明の基本概念を理解し易くするために意識的
になしたものである。This was done intentionally to make it easier to understand the basic concept of the present invention.

けれども、このような実施例は負論理、又は正論理及び
負論理の組合わせを用いる回路の組合わせで説明され得
るということを理解されたい。However, it should be understood that such embodiments may be described with combinations of circuits using negative logic or a combination of positive and negative logic.

上述の論理回路はアンド回路、オア回路及び否定回路で
構成されているということに注意されたい。It should be noted that the logic circuit described above is composed of an AND circuit, an OR circuit, and a NOT circuit.

これも又理解し易くするためのものである。This is also for ease of understanding.

しかしながら、このような回路はナンド回路若しくはノ
ア回路又は他の形式の論理回路によって全部又は一部を
構成されてもよいということを理解されたい。However, it should be understood that such circuits may be constructed in whole or in part by NAND or NOR circuits or other types of logic circuits.

マルチ・ディジットのＢＣＤ数をゾーン形式でもパック
形式でも加減算する２進加算器を用い、演算結果の各デ
ータ・バイトのためのパリティ・チェック・ビットを発
生しうるディジタル算術演算ユニットを本発明は提供す
る。The present invention provides a digital arithmetic unit that uses binary adders to add and subtract multi-digit BCD numbers in both zoned and packed formats and that can generate a parity check bit for each data byte of the result. do.

ＢＣＤ数を加減算する２進加算器を使用する場合、正し
い演算結果を得るためには２進加算器からの出力データ
の内の成るものは補正する必要がある。When using a binary adder that adds or subtracts BCD numbers, it is necessary to correct some of the output data from the binary adder in order to obtain correct arithmetic results.

しかしながら、本発明のパリティ・チェック・ビット発
生回路は加算器からの未補正出力データに応答するにも
か＼わらず、算術演算ユニットの最終出力を表わす補正
されたデータのための適正なパリティ・チェック・ビッ
トを発生しうる。However, even though the parity check bit generation circuit of the present invention is responsive to uncorrected output data from the adder, it generates the correct parity check bit for the corrected data representing the final output of the arithmetic unit. Check bits can be generated.

この回路は従来の方式でパリティ・チェック・ビットを
発生スる場合には生じさせられていた時間遅延量を減少
させる。This circuit reduces the amount of time delay incurred when generating parity check bits in the conventional manner.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はディジタル・データ・プロセッサ内で用いられ
本発明に従って構成されるパリティ・チェック・ビット
発生回路を有する算術演算ユニットの構成を示す図、第
２図は第１図の算術演算ユニットで処理されるデータの
幾つかの形式を示す図、第３図は第１図のバイト３用パ
リティ発生回路の内部構成を示す図、第４図は第３図の
Ｐ発生器の内部構成を示す図、第５図は第３図のＲ発生
器の内部構成を示す図、第６図は第３図のＺＰ発生器の
内部構成を示す図、第７図は本発明のパリティ・チェッ
ク・ビット発生特徴部分及びエラー検出特徴部分を有す
る算術演算ユニットの他の実施例を示す図である。 ２１・・・・・・Ａ入力修正器、２２・・・・・・補数
化蓋Ｂ入力修正器、２０・・・・・・並列２進加算器、
２３・・・・・・出力補正回路、２４，２５，２６、及
び２７・・・・・・パリティ・チェック・ビット発生器
、３０・曲・２進レジスタ。FIG. 1 is a diagram showing the configuration of an arithmetic operation unit used in a digital data processor and having a parity check bit generation circuit configured according to the present invention, and FIG. Figure 3 is a diagram showing the internal configuration of the parity generation circuit for byte 3 in Figure 1, and Figure 4 is a diagram showing the internal configuration of the P generator in Figure 3. , FIG. 5 shows the internal configuration of the R generator in FIG. 3, FIG. 6 shows the internal configuration of the ZP generator in FIG. 3, and FIG. 7 shows the parity check bit generation of the present invention. FIG. 6 shows another embodiment of an arithmetic unit having a feature part and an error detection feature part. 21...A input corrector, 22...Complement cover B input corrector, 20...Parallel binary adder,
23...Output correction circuit, 24, 25, 26, and 27...Parity check bit generator, 30. Song/binary register.

Claims (1)

【特許請求の範囲】[Claims] １２つのマルチ・ビット・データを算術的に結合する２
進算術演算回路と、該回路からのマルチ・ビットの２進
演算結果を所定形式の１０進データへ補正する出力補正
回路と、上記２進演算結果を受取って少なくとも１つの
パリティ・チェック・ビットを発生すると共に上記２進
演算結果が予め決められた組合せのデータ・ビットを含
む場合には対応するパリティ・チェック・ビットを反転
して出力するパリティ・チェック・ビット発生回路と、
上記出力補正回路からの１０進データと上記パリティ・
チェック・ビット発生回路からのパリティ・チェック・
ビットとを連結する回路とを備えた算術演算装置。Arithmetic combination of 12 multi-bit data 2
a base arithmetic operation circuit; an output correction circuit that corrects the multi-bit binary operation result from the circuit into decimal data in a predetermined format; and an output correction circuit that receives the binary operation result and performs at least one parity check bit. a parity check bit generation circuit that inverts and outputs a corresponding parity check bit when the binary operation result includes a predetermined combination of data bits;
The decimal data from the above output correction circuit and the above parity
Parity check from check bit generation circuit
an arithmetic operation device comprising a circuit for concatenating bits;