SU655228A1 - Accumulator oddness control device - Google Patents

Description

Изобретение относитс  к области вычислительной техники и может быть применено в схемах контрол  двоичных сумматоров .The invention relates to the field of computing and can be applied in control circuits for binary adders.

Известно арифметическое устройство с контролем по четности, содержащее схемы формировани  четности, контрол  переноса и других микроопераций сумматора 1.A parity control arithmetic unit is known that contains parity formation schemes, transfer control, and other micro-operations of adder 1.

Недостатком этого устройства  вл етс  наличие схемы формировани  четности входных слагаемых, что приводит к избытку оборудовани .A disadvantage of this device is the presence of a parity formation circuit for input terms, which leads to an excess of equipment.

Наиболее близким к изобретению  вл етс  устройство дл  контрол  полусумматора по нечетности, содержащее элементы И входных слагаемых, выходы элементов И, соответствующих информационным разр дам слагаемых, попарно соединены с входами формирователей поразр дных полусумм, первые входы элементов И входных слагаемых  вл ютс  группой входов устройства, выходы формирователей поразр дных полусумм и выходы элементов И входных слагаемых, соответствующих контрольным разр дам слагаемых, соединены соответственно с входами схемы сравнени , пр мые выходы которых соединены с соответствующими входами первого элемента И-НЕ 12.The closest to the invention is a device for monitoring an odd-numbered half-adder containing elements AND input terms, outputs AND elements corresponding to information bits of the terms are pairwise connected to the inputs of bit half-sum formers, the first inputs of elements AND input terms are a group of device inputs the outputs of half-sum formers and the outputs of the elements AND input terms corresponding to the test bits of the terms are connected respectively to the inputs of the comparison circuit, the direct outputs of which are connected to the corresponding inputs of the first element AND-NO 12.

В случае отсутстви  одного из слагаемых схема формировани  контрольного разр да вырабатывает сигнал логическа  I, наличие которого определ ет увеличение оборудовани .In the case of the absence of one of the items, the control bit formation scheme produces a logical I signal, the presence of which determines the increase in equipment.

Целью изобретени   вл етс  уменьщение оборудовани  дл  контрол  полусумматора .The aim of the invention is to reduce the equipment for controlling the half adder.

Это достигаетс  тем, что устройство содержит дополнительный элемент И и второй элемент И-НЕ, входы которого соединены с инверсными выходами схем сравнени , а выходы первого и второго элементов И-НЕ соединены с соответствующими входами дополнительного элемента И, выход, элемента И  вл етс  выходом устройства.This is achieved by the fact that the device contains an additional AND element and the second NAND element, whose inputs are connected to the inverse outputs of the comparison circuits, and the outputs of the first and second AND-NOT elements are connected to the corresponding inputs of the additional AND element, the output of the AND element and the output devices.

На чертеже представлена схема предлагаемого устройства.The drawing shows a diagram of the proposed device.

Устройство содержит элементы И 1, управл ющие поступлением входных слагаемых , элементы И 2, управл ющие поступлением контрольных разр дов, формирователи 3 поразр дных полусумм, вырабатывающие сигнал полусуммы дл  каждого разр да , схемы сравнени  4 четностей поразр дных полусумм в байте с контрольными разр дами входных слагаемых дл  этого байта , вырабатывающие сигнал ошибкн дл  каждого байта, элемент И-НЕ 5, выраб тывающий обобщенную ошибку дл  слава,The device contains AND elements 1, controlling the arrival of input terms, elements AND 2, controlling the receipt of check bits, shapers of 3 small half sums, generating a half sum signal for each bit, a comparison scheme of 4 parities of bit half sums in the byte with check bits input terms for this byte, generating an error signal for each byte, AND-NOT element 5, generating a generalized error for glory,

элемент И-НЕ 6, обеспечивающий контроль полусуммы в случае отсутстви  передачи по одному из входов сумматора, элемент И 7, формирующий окончательный сигнал ощибки дл  слова, разр дные щины. 3 первого слагаемого, разр дные тины 9 второго слагаемого, шины контрольных разр дов первого слагаемого 10, щины контрольных разр дов второго слагаемого 11, шины 12 и 13 управлени  поступлением слагаемых и контрольных разр дов, щину сигнала ошибки 14.the AND-NE 6 element, which provides half-sum control in the absence of transmission over one of the inputs of the adder, the AND 7 element, which forms the final error signal for the word, bit orders. 3 first terms, bits 9 of the second term, tires of the control bits of the first term 10, widths of the control bits of the second term 11, tires 12 and 13 of the control of the arrival of terms and check bits, error signal 14.

Устройство работает следующим образом .The device works as follows.

Входные слагаемые по шинам 8 и 9 под управлением соответствующих управл ющих сигналов по шинам 12 и 13 через элемент И 1 поступают на формирователь 3 дл  формировани  поразр дной полусуммы . Поразр дные полусуммы в каждом байте поступают на схемы сравнени  4. На другие входы каждой схемы сравнени  через элементы И 2 под управлением тех же. сигналов по шинам 12 и 13 соответственно поступают контрольные разр ды.The input components of the tires 8 and 9 under the control of the corresponding control signals of the tires 12 and 13 through the element 1 and arrive at the shaper 3 to form a bit half sum. The bit half-sum in each byte is sent to comparison circuits 4. To the other inputs of each comparison circuit, through elements I 2, running the same. signals on buses 12 and 13, respectively, control bits arrive.

Пусть входные слагаемые поступают по .двум входам. В случае возникновени  одиночной ошибки в формировании полусуммы какого-либо разр да байта на выходе соответствующей схемы сравнени  по витс  сигнал логический 0. На выходах элементов И-НЕ 5, 6 по витс  сигнал логическа  1, а на выходе элемента И 7 - сигнал логическа  1, указывающий на наличие одиночной ошибки в формировании полусуммы. В случае отсутстви  ошибок на выходе элемента И 7 будет сигнал логический 0.Let the input terms come in. Two inputs. In the case of a single error in the formation of a half-sum of a byte bit at the output of the corresponding comparison circuit, the signal is logical 0. The signal of logical I 1 is output at the outputs of the IS-NE 5, 6 element, and the logical 1 signal at the output of And 7 element , indicating the presence of a single error in the formation of a half-sum. If there are no errors at the output of the element And 7 will be a signal of logical 0.

Пусть слагаемое поступает по одному из входов, например сигнал на шине 12-0, тогда на вход формировател  3 будет поступать логический 0. Контрольный разр д дл  нулевой информации при контроле по нечетности должен быть сформирован равным единице. Однако схема формировани  отсутствует и на вход схем сравнени  4 вместо сигнала логическа  1 поступает сигнал логический О элементов И 2.Let the addendum arrive at one of the inputs, for example, the signal on the bus 12-0, then the input of the imaging unit 3 will receive a logical 0. The check bit for zero information in the odd parity test must be formed equal to one. However, the formation circuit is absent and the input of the comparison circuits 4, instead of the logical 1 signal, receives a logical signal O of elements AND 2.

При этом в случае правильного формировани  поразр дных полусумм на первых выходах схем сравнени  4 по витс  сигнал логический О за счет неправильного контрольного разр да, на вторых выходах - сигнал логическа  1.In this case, if the half-sum is correctly formed at the first outputs of the comparison circuits 4, the logical O signal is generated due to an incorrect check bit, and the logical outputs 1 at the second outputs.

На выходе элемента И-НЕ 6 по витс  сигнал логический О, а на выходе элемента И 7 сигнал логический О, что указывает на отсутствие ошибки. Если в каком-либо разр де байта неправильно сформируетс  полусумма , то на выходе схемы сравнени  дл  соответствующего байта по витс  сигнал логическа  1, а на другом выходе- сигнал логический О, при этом на указанных выходах схем сравнени  других байтов будет инверсна  информаци . Тогда на выходе элемента И-НЕ 5 будет сигнал логическа  1, на выходе элемента И-НЕ 6 - сигнал также логическа  1 за счет нулевых сигналов соAt the output of the element AND-NOT 6, the signal turns logical O, and at the output of the element 7, the signal is logical O, indicating that there is no error. If a half-sum is incorrectly formed in any discharge byte, then the output of the comparison circuit for the corresponding byte is a logical 1 signal, and the other output is a logical signal O, while the specified outputs of the comparison byte of other bytes will have inverse information. Then at the output of the NAND 5 element there will be a logical 1 signal, at the output of the NAND 6 element - the signal is also a logical 1 due to zero signals with

схем сравнени  байтов с правильно сформированными полусуммами. Поэтому на выходе элемента И будет сигнал логическа  1, указывающий на наличие одиночной ошибки при формировании полусуммы.byte comparison circuits with well-formed half sums. Therefore, the output element And the signal will be logical 1, indicating the presence of a single error in the formation of a half-sum.

В случае отсутстви  передачи на сумматор по обеим входам контрольные разр ды обоих слагаемых будут поступать на схемы сравнени  неправильными, что вносит четную ошибку и поэтому на работеIf there is no transmission to the adder on both inputs, the check bits of both terms will be sent to the comparison circuits incorrect, which introduces an even error and therefore at work

схем контрол  сказыватьс  не будет.control schemes will not be apparent.

Использование предлагаемого устройства при сохранении функций прототипа позвол ет сократить оборудование на двадцать четыре схемы И-НЕ.Using the proposed device while maintaining the functions of the prototype allows reducing the equipment by twenty-four AND-NOT schemes.

Claims (2)

1. Авторское свидетельство СССР Хо 328453, кл. G 06 F 11/10, 1969.1. USSR author's certificate Ho 328453, cl. G 06 F 11/10, 1969. 2. Патент Франции № 1553670, кл. G 06 F 11/00, 1969.2. Patent of France No. 1553670, cl. G 06 F 11/00, 1969.