SU900282A1 - Device for adding n-bit decimal numbers - Google Patents

Description

( 5А ) УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ п-РАЗРЯДНЫХ ДЕСЯТИЧНЫХ(5A) DEVICE FOR THE ADJUSTMENT OF A D-DISTRIBUTED DECIMAL

ЧИСЕЛNUMBERS

tt

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в специализированных вычислительных машинах.The invention relates to automation and computing and can be used in specialized computing machines.

Известно устройство дл  сложени  дес тичных чисел, которое позвол ет осуществить коррекцию результата суммировани  за один такт СО.A device for adding decimal numbers is known, which allows for the correction of the result of the sum per CO time.

Недостатками этого устройства  вл ютс  необходимость коррекции результата и использование в декадах кода без ошибкообнаружива мцей способности.The disadvantages of this device are the need to correct the result and use the code in decades without erroneous detection ability.

Наиболее близким по технической сущности к предлагаемому изобретению  вл етс  устройство дл  сложени  празр дных дес тичных чиселj в котором дл  представлени  каждой дес тичной цифры используетс  Фибоначчиева  система счислени  и исключаетс  коррекци  результата сложени . Каждый разр д устройства включает четыре сумматора сложени  двух чисел и элемент ИЛИ 21.The closest to the technical essence of the present invention is a device for adding spurious decimal numbers in which the Fibonacci numbering system is used to represent each decimal digit and excludes correction of the result of the addition. Each bit of the device includes four adders of the addition of two numbers and the element OR 21.

Недостатком известного устройства  вл етс  то, что в случае вoзник ювени  переноса в i-й дес тичный разр д требуетс  дополнительный такт сложени  на суммирование единицы переноса и суммы цифр в этом разр де. Это приводит к снижению быстродействи  работы сумматора дес тичных чисел .A disadvantage of the known device is that in the case of a transfer hyphen in the i-th decimal bit, an additional step of addition is needed for summing the transfer unit and the sum of the digits in this bit. This leads to a decrease in the performance of the adder of decimal numbers.

Цель изобретени  - повышение The purpose of the invention is to increase

10 быстродействи  устройства суммировани  дес тичных чисел.10 device speed summation decimal numbers.

Поставленна  цель достигаетс  тем, что в устройстве дл  сложени  п-разр дных дес тичных чисел, дый i-й разр д которого (,2,.,.п) содержит четыре двоичных сумматора и первый элемент ИЛИ, выходы суммы первого, второго, третьего и четвертого двоичных сумматоров данного The goal is achieved by the fact that in the device for adding n-bit decimal numbers, the i-th bit of which (, 2,.,. N) contains four binary adders and the first element OR, the outputs of the sum of the first, second, third and fourth binary adders given

20 разр да устройства подключены к выходам суммы данного разр да устройства соответственно, первый и второй входы второго, третьего и четвертого двоичных сумматоров данного разр да устройства подключены к входам первого и второго операндов данного разр да устройства соответственно , выходы переносов второго и третьего двоичных сумматоров данного разр да устройства подключены к первому и второму входам первого элемента ИЛИ данного разр да устройства соответственноJвыход переноса тре тьего двоичного сумматора данного разр да устройства подключен к третьему входу четвертого двоичного сум матора данного разр да устройства, выход переноса которого подключен к выходу переноса из данного f-ro разр да устройства в (|+1)-й разр д уст ройства, в каждый i-й разр д устройства введены э еиент И, второй элемент ИЛИ и блок формировани  операндов первого двоичного сумматора и переносов в первый, второй и третий двоичные сумматоры, первый, второй , третий и четвертый двоичные входы которого подключены к входу переноса из ( разр да, устройства в данный i-й разр д устройства, к первому и второму операндам i-ro разр да устройства и к выходу переносов из второго и третьего двоичных сумматоров данного разр да устройства соответственно, а первый, второй, третий, четвертый и п тый выходы подключены к первому, второму , третьему входам первого двоичного сумматора данного разр да устройства , к первому входу элемента И данного разр да устройства и к первому входу второго элемента ИЛИ данного разр да устройства соответственно , второй вход второго элемента ИЛИ подключен к выходу переноса второго двоичного сумматора дан ноге разр да устройства, второй вход элемента И подключен к выходу переноса первого двоичного сумматора данного разр да устройства. Кроме того, блок формировани  опе рандов первого двоичного сумматора и переносов в первый, второй и третий двоичные сумматоры содержит три элемента ИЛИ, шесть элементов И и четыре элемента НЕ, причем первый вход блока подключен к первым входам первого и второго элементов И, второй вход блока подключен к входу первого элемента НЕ, к первому входу первого элемента ИЛИ и ко второму входу первого элемента И, выход первого эле2 .4 мента НЕ подключен ко второму входу второго, элемента ИЛИ, выход которого подключен ко второму входу первого элемента ИЛИ,выход которого подключен к первому выходу блока , второй и третий выходы которого подключены к выходам второго и третьего элементов ИЛИ соответственно, выход первого элемента И подключен к первым входам третьего и четвертого элементов И, третий вход блока подключен ко второму входу третьего элемента И, к первому входу второго элемента ИЛИ и ко входу второго элемента НЕ, выход которого подключен ко второму входу четвертого элемента И, выход которого подключен ко второму входу второго элемента ИЛИ, выход третьего элемента И подключен к первым входам п того и шестого элементов И, четвертый вход блока подключен ко второму входу п того элемента И, к первому входу третьего элемента НЕ, выход которого подключен ко второму входу шестого элемента И, выход которого подключен ко второму входу третьего элемента ИЛИ, выход четвертого элемента НЕ подключен к четвертому выходу блока, п тый выход которого подключен к выходу п того элемента И и ко входу четвертого элемента НЕ. На чертеже приведена функциональна  схема одной декады устройства. Схема состоит из четырех трехвходовых однозар дных двоичных сумматоров , элементов ИЛИ 5 и 6, элемента И 7 и блока 8 логических элементов , которьй состоит из четырех элементов НЕ , шести элементов И , и трех элементов ИЛИ 19-21. 0 данном устройстве на входы блока 8 логических элементов i-ro разр да поступают сигналы от первого и второго операндов и переноса из(i -1) -го разр да, от первого и второго операндов и переноса от второго и третьего трехвходовых одноразр дных двоичных сумматоров данного дес тичного разр да. Если из этих четырех сигналов один нулевой, то блок логических элементов передает единичные сигналы на входы первого трехвходового одноразр дного двоичного сумматора данного дес тичного разр да, и суммирование осуществл етс  без блока 8, Если все сигналы на входе блока 8 единичные, то сложение в младшем 5 разр де (с весом 1) осуществл етс  соответствии с правилом 1+1+1+1 1 и формируетс  перенос в разр д с весо 3. Это достигаетс  тем, что блок 8 логических элементов выдает на вход первого трехвходового одноразр дног двоичного сумматора данного дес тич ного разр да единицы, блокирует выход переноса этого сумматора и формирует перенос, поступающий на вход третьего трехвходового одноразр дного двоичного сумматора данного де с тичного разр да. В соответствии с этим блок 8 логических элементов реализует следую щие логические функции: 1 Р«1 Va jftpg V У,- Ра (Pj VP,) V (Д V Р, ) Р, раД tPjVP,), где Р перенос из предыдущего дес  тичного разр да; переносы из второго и третье го разр дов данной декады; 01,& - двоичные ЦИФРЫ разр дов данных декад слагаемых; PJ- - перенос в третий разр д дан ,ной декады. Одноразр дные сумматоры 1-Ц представл ют обычные в классической двоичной арифметике сумматоры, которые соответствуют разр дам с весом 1,2, 3,5 и соединены между собой цеп ми переносов на основании правил суммировани  в разр дах декады, т.е. перенос Р подаетс  через элемент И 7 на вход сумматора 2, перенос Bjчерез элемент ИЛИ 6 на вход сумматора 3 и через элемент ИЛИ 5 на вход блока логических элемейтов, перенос РЗ; - на вход сумматора «и через э е мент ИЛИ 5 - на вход блока логических элементов, перенос Рц - перенос в следующую декаду. Элемент ИЛИ 5 введен дл  того, чтобы блок логических элементов имел четыре входа. Он не искажает результата суммировани , так как од новременно переносы и Pj аозникнуть не могут из-за того, что на вход декады подаютс  коды в нормальной форме, т.е. наличие единиц во вт ром и третьем разр дах декады одновременно невозможно. Элемент ИЛИ 6 введен дл  реализации сложени  четырех единиц в млад шем разр де декады. 3toT элемент не искажает результата суммировани . 82 так как одновременно пеоеносы Р и Pj (з блока логических элементов) возникнуть не могут по тем же причинам , что и в предыдущем случае. Элемент И 7 введен дл  реализации сложени  четырех единиц в младВем разр де декады. По входу он подсоединен к выходу Ру блока логических элементов и в случае по влени  четырех единиц на входах блока логических элементов этот элемент блокирует распространение переноса f ;Блок 8 логических элементов введен дл  реализации сложени  в млад .шем разр де декады. Он состоит из логических элементов , соединенных в соответствии с формулами дл  реализуемых блоком логических функций V;,, 3(j, -, FV . Блок логических элементов соедин на основании правил суммировани  в разр дах декады с сумматорами 1 и 3, а также с элементом И 7, т.е. выходы ,,i/j,,j подключены к первому, второму и третьему входам сумматора 1, перенос Р через элемент ИЛИ 6 подаетс  на вход сумматора 3 а выход Pf подключен к входу элемента И 7. Входы установки нул  не показаны. Устройство работает следующим образом . Одновременно на входы декады устройства поступают суммируемые дес тичные цифры А и 8 в нормальной форме системы Фибоначчи и перенос из младшей декады Р, формируютс  переносы и перва  промежуточна  цифра, затем осуществл етс  подсуммирование переносов и блокирование переноса из младшего разр да декады в случае четырех единиц на входе блока логических элементов, образование второй промежуточной цифры и новых переносов и так до тех пор, пока не прекратитс  образование переносов и на выходах сумматоров 1- не образуетс  код . В дальнейшем этот код переписываетс  на нормализатор где с помощью операции свертки происходит нормализаци  кода результата . а) A«, Перва  промежуточна  сумма Возникшие переносы Блокируемый перенос Код суммы 1011 Здесь код суммы получилс  в нор лизованной форме б) без блокированного переноса , , , Перва  промежуточна  сумма и перенос 1111 Код суммы Код суммы после нормалиО 1-п 000 зации нос стар шую каду Таким образом, в отличие от известных ранее двоично-дес тичных сумматоров в устройстве повышаетс  быстродействие, так как при наличи переноса в данную декаду из младше декады не нужно выполн ть сложение кода суммы в данной декаде с этой единицей переноса. В устройстве упрощаетс  схема суммировани  дес тичных чисел и ис ключаетс  аппаратура дл  коррекции и управлени  ею, соответственно по вышаетс  надежность работы узла, к ме того, упрощаетс  его кон|гроль з счет ошибкообнаружиаающей способно ти Фибоначчиевой системы счислени  и повышаетс  быстродействие,так; 002828 как нет необходимости выполн ть дополнительный такт сложени  при наличии переноса в данную декаду из младшей. формула изобретени  ). Устройство дл  сложени  п-разр дных дес тичных чисел, каждый i-й разр д которого (1.1,2..,п) содержит четыре двоичных сумматора и первый элемент ИЛИ, выходы суммы первого , второго, третьего и четвертого двоичных сумматоров данного разр да устройства подключены к выходам суммы данного разр да устройства соответственно , первый и второй входы второго, третьего и четвертого двоичных сумматоров данного разр да уст. ройстаа подключены к входам первого и второго операндов данного разр да устройства соответственно, выходы пе реносов второго и третьего двоичных сумматоров данного разр да устройства подключены к первому и второму входам первого элемента ИЛИ данного разр да устройства соответственно, выход переноса третьего двоичного сумматора данного разр да устройства подключен к третьему входу четвертого двоичного сумматора данного разр да устройства, выход переноса которого подключен к выходу переноса из данного 5-го разр да устройства в (+1)-й разр д устройства, отличающеес  тем, что, с целью повышени  быстродействи , в каждый i-й разр д устройства введены элемент И, второй элемент ИЛИ и блок формировани  операндов первого двоичного сумматора и переносов в первый, второй и третий двоичные сумматоры, первый, второй, третий и четвертый входы которого подключены к входу переноса из (t-l)-ro разр да устройства в данный J- разр д устройства, к первому и второму операндам i-ro разр да устройства и к выходу переносов из второго и третьего двоичных сумматоров данного разр да устройства соответственно, а первый, второй, третий, четвертый и п тый выходы подк/ючены к первому, второму , третьему входам первого двоичного сумматора данного разр да устройства , к первому входу элемента И данного разр да устройства и к первому входу второго элемента ИЛИ данного разр да устройства соответственно , второй вход второго элемента ИЛИ подключен к выходу переноса второго двоичного сумматора данного раз р да устройства, второй вход элемента И подключен к выходу переноса первого двоичного сумматора данного разр да устройства. 2. Устройство по п.1, о т л и ч а ю щ е е с   тем, что блок формировани  операндов первого двоичного сумматора и переносов в первый, второй и третий двоичные сумматоры содержит три элемента ИЛИ, шесть элементов И и четыре элемента НЕ, принем первый вход блока подключен к первым входам первого и второго элементов И, второй вход блока подключен к входу первого элемента НЕ, к первому входу первого элемента ИЛИ и ко второму входу первого элемента И, выход первого элемента НЕ подключен ко второму входу второго элемента И, выход которогб подключен ко второму входу первого элемента ИЛИ, выход которого подключен к первому выходу блока, второй и третий выходы которого подключены к выходам второго и третьего элементов ИЛИ соответственно , выход первого элемента И подключен к первым входам тре9 2,0 тьего и четвертого элементов И, третий в-ход блока подключен ко второму входу третьего элемента И, к первому входу второго элемента ИЛИ и ко входу второго элемента НЕ, выход которого подключен ко второму входу четвертого элемента И, выход которого подк/чочен ко второму входу второго элемента ИЛИ, выход третьего элемента И подключен к первым входам п того и шестого элементов И, четвертый вход блока подключен ко второму входу п того элемента И, к первому входу третьего элемента ИЛИ и ко входу третьего элемента НЕ, выход которого подключен ко второму входу шестого элемента И, выход которого подключен ко второму входу третьего элемента ИЛИ, выход четвертого элемента НЕ подк/точен к четвертому выходу блока, п тый выход которого подключен к выходу п того элемента И и ко входу четвертого элемента НЕ. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР N 488206, кл. G Об F 7/385. 19752 .Авторское свидетельство СССР по за вке If 2807бЗЗ/18-2, кл. G 06 F 7/385, 1979 (прототип).The 20 bits of the device are connected to the outputs of the sum of a given bit of the device, respectively, the first and second inputs of the second, third and fourth binary adders of a given bit of the device are connected to the inputs of the first and second operands of this bit of the device, respectively, the output outputs of the second and third binary adders of a given The bit of the device is connected to the first and second inputs of the first element OR of the given bit of the device, respectively, the output transfer of the third binary adder of the given bit is The device is connected to the third input of the fourth binary summator of the given bit of the device, the transfer output of which is connected to the transfer output from the given f-ro device bit of the (| +1) device bit, to each i-th bit of the device entered the eeent And, the second element OR, and the block forming the operands of the first binary adder and carries into the first, second and third binary adders, the first, second, third and fourth binary inputs of which are connected to the carry input from (bit, device into this i- Device size, to per The first and second operands of the i-ro device bit and the carry output from the second and third binary adders of a given device bit, respectively, and the first, second, third, fourth and fifth outputs are connected to the first, second, third inputs of the first binary adder of this device bit, to the first input element AND of the given bit device and to the first input of the second element OR of the given bit device, respectively, the second input of the second element OR is connected to the transfer output of the second binary adder given Aage discharge device, the second input of AND gate connected to the output transfer of the first binary adder of the discharge device. In addition, the operand generation block of the first binary adder and transfers to the first, second and third binary adders contains three OR elements, six AND elements and four NOT elements, the first block input connected to the first inputs of the first and second AND elements, the second block input connected to the input of the first element NOT, to the first input of the first element OR, and to the second input of the first element AND, the output of the first element2.44 of the element is NOT connected to the second input of the second, element OR, the output of which is connected to the second input of the first element that OR, the output of which is connected to the first output of the block, the second and third outputs of which are connected to the outputs of the second and third elements OR, respectively, the output of the first element AND connected to the first inputs of the third and fourth elements AND, the third input of the block connected to the second input of the third element AND , to the first input of the second element OR, and to the input of the second element NOT, the output of which is connected to the second input of the fourth element AND, the output of which is connected to the second input of the second element OR, the output of the third element AND the connection en to the first inputs of the fifth and sixth elements And, the fourth input of the block is connected to the second input of the fifth element And, to the first input of the third element NOT, the output of which is connected to the second input of the sixth element And, the output of which is connected to the second input of the third element OR, the output of the fourth element is NOT connected to the fourth output of the block, the fifth output of which is connected to the output of the fifth AND element and to the input of the fourth element NOT. The drawing shows a functional diagram of one decade of the device. The circuit consists of four three-input single-charge binary adders, elements OR 5 and 6, element AND 7 and block 8 logical elements, which consists of four elements NOT, six elements AND, and three elements OR 19-21. 0 this device to the inputs of the block 8 logical elements of the i-ro bit receives signals from the first and second operands and transfer from the (i -1) -th bit, from the first and second operands and transfer from the second and third three-input single-bit binary adders this decimal place. If one of these four signals is zero, then the block of logic elements transmits single signals to the inputs of the first three-input single-bit binary adder of the given decimal place, and summation is performed without block 8, If all signals at the input of block 8 are single, then the addition in the lowest The 5th bit (with a weight of 1) is performed in accordance with the 1 + 1 + 1 + 1 1 rule and a transfer to the bit 3 is formed. This is achieved by the block 8 of logic elements delivering to the input of the first three-input one-bit binary adderec tich' Nogo discharge unit blocks carry output of the adder and generates the carry input to the input of the third trehvhodovogo odnorazr-stand binary adder of a de adic discharge. In accordance with this, block 8 of logic elements implements the following logical functions: 1 P 1 1 Va jftpg V Y, - Pa (Pj VP,) V (D V P,) P, rD tPjVP,), where P is the transfer from the previous dec good discharge; transfers from the second and third bits of this decade; 01, & - binary digits of the decade data of the components; PJ- is the transfer to the third order of the decade. Single-digit 1-C adders are common adders in classical binary arithmetic that correspond to bits with a weight of 1.2, 3.5 and are interconnected by chains based on the summation rules in the decade bits, i.e. the transfer P is fed through the element AND 7 to the input of the adder 2, the transfer of Bj through the element OR 6 to the input of the adder 3 and through the element OR 5 to the input of the block of logical elements, the transfer of the RE; - to the input of the adder “and through the element OR 5 - to the input of the block of logic elements, the transfer Rc - transfer to the next decade. The element OR 5 is introduced so that the block of logic elements has four inputs. It does not distort the result of the summation, since the carry and Pj cannot be computed at the same time because the input of the decade is given codes in normal form, i.e. the presence of units in the second and third decade levels is simultaneously impossible. The element OR 6 is introduced to implement the addition of four units at the youngest decade level. The 3toT element does not distort the result of the summation. 82 since the P and Pj (s) of the logical element block simultaneously cannot appear for the same reasons as in the previous case. Element And 7 is introduced to implement the addition of four units in the first decade decade. On the input it is connected to the output Py of the block of logic elements and in the case of four units at the inputs of the block of logic elements, this element blocks the propagation of transfer f; Block 8 of logic elements is introduced to realize the addition in the youngest bit of a decade. It consists of logical elements connected in accordance with the formulas for the logical functions V ;, 3 (j, -, FV. Implemented by the block. The block of logical elements of the connection based on the summation rules in decade digits with adders 1 and 3, as well as And 7, i.e., the outputs ,, i / j ,, j are connected to the first, second and third inputs of adder 1, the transfer P through the element OR 6 is fed to the input of the adder 3 and the output Pf is connected to the input of element And 7. Installation inputs the zero is not shown. The device operates as follows. At the same time, the inputs of the decade are You receive summable decimal digits A and 8 in the normal form of the Fibonacci system and transfer from the younger decade P, transfers and the first intermediate figure are formed, then the transfers are summed up and the transfer is blocked from the least significant decade in the case of four units at the input of a block of logic elements , the formation of a second intermediate digit and new carries, and so on, until the formation of transfers stops and a code is formed at the outputs of the adders 1-. Further, this code is rewritten to the normalizer where the result code is normalized using the convolution operation. a) A ", First Intermediate Amount Derived Carriers Blocked Carry On Amount Code 1011 Here, the Amount Code was in normalized form b) Without Blocked Carriage,,,, First First Intermediate Amount and Carry On 1111 Amount Code Amount Code after Normal 1 000 0003 nose nose Thus, unlike the previously known binary-decimal adders, the device speeds up, since if there is a transfer to this decade from a decade less, it is not necessary to add the sum code in this decade to this transfer unit. The device simplifies the summation scheme for decimal numbers and eliminates equipment for correcting and controlling it, respectively, increases the reliability of the node, moreover, simplifies its control over the Fibonacci numbering system and speeds up, so; 002828 as there is no need to perform an additional tick of addition if there is a transfer to this decade from the younger one. invention formula). A device for adding p-digit decimal numbers, each i-th bit of which (1.1,2 .., p) contains four binary adders and the first element OR, the outputs of the sum of the first, second, third and fourth binary adders of the given digit the devices are connected to the outputs of the sum of the given bit of the device, respectively, the first and second inputs of the second, third and fourth binary adders of this bit mouth. roystaa connected to the inputs of the first and second operands of this bit of the device, respectively, the transfer outputs of the second and third binary adders of this bit of the device are connected to the first and second inputs of the first element OR of this bit of the device, respectively, transfer output of the third binary adder of this bit of the device connected to the third input of the fourth binary adder of the given bit of the device, the transfer output of which is connected to the transfer output from this 5th bit of the device to (+1) - bit device, characterized in that, in order to improve speed, in each i-th bit of the device entered the element And the second element OR and the block forming the operands of the first binary adder and carries in the first, second and third binary adders, first, second the third and fourth inputs of which are connected to the transfer input from (tl) -ro device bit to this J-bit device, to the first and second operands of the i-bit device bit, and to the carry output from the second and third binary adders of this bit yes devices with accordingly, the first, second, third, fourth and fifth outputs are connected to the first, second, third inputs of the first binary adder of a given bit of the device, to the first input of the AND element of a given bit of the device and to the first input of the second element OR of a given bit Yes, the device, respectively, the second input of the second element OR is connected to the transfer output of the second binary adder of the given section of the device, the second input of the AND element is connected to the transfer output of the first binary adder of the given discharge of the device. 2. The device according to claim 1, of which there is a unit for forming operands of the first binary adder and transfers to the first, second and third binary adders contains three OR elements, six AND elements and four NOT elements , taking the first input of the block is connected to the first inputs of the first and second elements AND, the second input of the block is connected to the input of the first element NOT, to the first input of the first element OR, and to the second input of the first element AND, the output of the first element is NOT connected to the second input of the second element AND which output is connected to about the second input of the first element OR, the output of which is connected to the first output of the block, the second and third outputs of which are connected to the outputs of the second and third elements OR, respectively, the output of the first AND element connected to the first inputs of Tra9 2.0 dark and fourth And elements, the third in - block input is connected to the second input of the third element AND, to the first input of the second element OR and to the input of the second element NOT, the output of which is connected to the second input of the fourth element AND whose output is connected to the second input of the second element LI, the output of the third element AND is connected to the first inputs of the fifth and sixth elements AND, the fourth input of the block is connected to the second input of the fifth element AND, to the first input of the third element OR and to the input of the third element NOT, the output of which is connected to the second input of the sixth element And, the output of which is connected to the second input of the third element OR, the output of the fourth element is NOT connected to the fourth output of the block, the fifth output of which is connected to the output of the fifth AND element and to the input of the fourth element NOT. Sources of information taken into account in the examination 1. The author's certificate of the USSR N 488206, cl. G About F 7/385. 19752. USSR author's certificate in accordance with the application If 2807бЗЗ / 18-2, cl. G 06 F 7/385, 1979 (prototype).

Claims (2)

формула изобретенияClaim 1. Устройство для сложения п-разрядных десятичных чисел, каждый i-й разряд которого (1=.1,2..,п) содержит четыре двоичных сумматора и первый элемент ИЛИ, выходы суммы первого, второго, третьего и четвертого двоичных сумматоров данного разряда устройства подключены к выходам суммы данного разряда устройства соответственно, первый и второй входы второго, третьего и четвертого двоичных сумматоров данного разряда устройства подключены к входам первого и второго операндов данного разряда устройства соответственно, выходы переносов второго и третьего двоичных сумматоров данного разряда устройства подключены к первому и второму входам первого элемента ИЛИ данного разряда устройства соответственно, выход переноса третьего двоичного сумматора данного разряда устройства подключен к третьему входу четвертого двоичного сумматора данного разряда устройства, выход переноса которого подключен к выходу переноса из данного 5-го разряда устройства в (|+1)-й разряд устройства, отличающееся тем, что, с целью повышения быстродействия, в каждый t-й разряд устройства введены элемент И, второй элемент ИЛИ и блок формирования операндов первого двоичного сумматора и переносов в первый, второй и третий двоичные сумматоры, первый, второй, третий и четвертый входы которого подключены к входу переноса из (ί-l)-го разряда устройства в данный 5- разряд устройства, к первому и второму операндам i-ro разряда устройства и к выходу переносов из второго и третьего двоичных сумматоров данного разряда устройства соответственно, а первый, второй, третий, четвертый и пятый выходы подключены к первому, второму, третьему входам первого двоичного сумматора данного разряда устройства, к первому входу элемента И данного разряда устройства и к первому входу второго элемента ИЛИ дан кого разряда устройства соответственно, второй вход второго элемента ИЛИ подключен к выходу переноса второго двоичного сумматора данного разряда устройства, второй вход элемента И подключен к выходу переноса первого двоичного сумматора данного разряда устройства.1. A device for adding p-bit decimal numbers, each i-th bit of which (1 = .1,2 .., p) contains four binary adders and the first OR element, the outputs of the sum of the first, second, third and fourth binary adders of this the discharge of the device is connected to the outputs of the sum of this discharge of the device, respectively, the first and second inputs of the second, third and fourth binary adders of this discharge of the device are connected to the inputs of the first and second operands of this discharge of the device, respectively, the outputs of transfers of the second and If the binary adders of this discharge of the device are connected to the first and second inputs of the first element OR of this discharge of the device, respectively, the transfer output of the third binary adder of this discharge of the device is connected to the third input of the fourth binary adder of this discharge of the device, the transfer output of which is connected to the transfer output from this 5- of the device’s discharge into the (| +1) th discharge of the device, characterized in that, in order to improve performance, the element And, the second e OR element and a unit for generating operands of the first binary adder and transfers to the first, second and third binary adders, the first, second, third and fourth inputs of which are connected to the transfer input from the ((-l) -th discharge of the device to this 5-bit device, to the first and second operands of the i-ro discharge of the device and to the output of transfers from the second and third binary adders of this discharge of the device, respectively, and the first, second, third, fourth and fifth outputs are connected to the first, second, third inputs of the first binary sum For this discharge of the device, to the first input of the AND element of this discharge of the device and to the first input of the second OR element of the given discharge of the device, respectively, the second input of the second OR element is connected to the transfer output of the second binary adder of this discharge of the device, the second input of the AND element is connected to the transfer output the first binary adder of this bit of the device. 2. Устройство по п.1, о т л и ч а* ю щ е е с я тем, что блок формирования операндов первого двоичного сумматора и переносов в первый, второй и третий двоичные сумматоры содержит три элемента ИЛИ, шесть элементов Ии четыре элемента НЕ, причем первый вход блока подключен к первым входам первого и второго элементов И, второй вход блока подключен к входу первого элемента НЕ, к первому входу первого элемента ИЛИ и ко второму входу первого элемента И, выход первого элемента НЕ подключен ко второму входу второго элемента И, выход которого подключен ко второму входу первого элемента ИЛИ, выход которого подключен к первому выходу блока, второй и третий выходы которого подключены к выходам второго и третьего элементов ИЛИ соответственно, выход первого элемента И подключен к первым входам тре-2. The device according to claim 1, with the fact that the unit for generating operands of the first binary adder and transfers to the first, second and third binary adders contains three OR elements, six elements, and four elements NOT, and the first input of the block is connected to the first inputs of the first and second elements AND, the second input of the block is connected to the input of the first element NOT, to the first input of the first OR element and to the second input of the first AND element, the output of the first element is NOT connected to the second input of the second element And, the output of which is connected to volts rum input of the first OR gate whose output is connected to the first output unit, the second and third outputs of which are connected to the outputs of the second and third elements or, respectively, the output of the first AND element is connected to first inputs tre- 900282 ₎₀ тьего и четвертого элементов И, третий вход блока подключен ко второму входу третьего элемента И, к первому входу второго элемента ИЛИ и ко входу второго элемента НЕ, выход которого подключен ко второму входу четвертого элемента И, выход которого подключен ко второму входу второго элемента ИЛИ, выход третьего элемента И подключен к первым входам пятого и шестого элементов И, четвертый вход блока подключен ко второму входу пятого элемента И, к первому входу третьего элемента ИЛИ и ко входу третьего элемента НЕ, выход которого подключен ко второму входу шестого элемента И, выход которого подключен ко второму входу третьего элемента ИЛИ, выход четвертого элемента НЕ подключен к четвертому выходу блока, пятый выход которого подключен к выходу пятого элемента элемента 900282 _{) 0 of the} fourth and fourth elements AND, the third input of the block is connected to the second input of the third AND element, to the first input of the second OR element and to the input of the second NOT element, the output of which is connected to the second input of the fourth AND element, the output of which is connected to the second input of the second OR element, the output of the third AND element is connected to the first inputs of the fifth and sixth AND elements, the fourth input of the block is connected to the second input of the fifth AND element, to the first input of the third OR element and to the input of the third element NOT, the output of which is connected to the second input of the sixth AND element, the output of which is connected to the second input of the third OR element, the output of the fourth element is NOT connected to the fourth output of the unit, the fifth output of which is connected to the output of the fifth element of the element И и ко входу четвертого НЕ.And to the entrance of the fourth NOT.