RU2757819C1 - Мажоритарный модуль - Google Patents
Мажоритарный модуль Download PDFInfo
- Publication number
- RU2757819C1 RU2757819C1 RU2020135558A RU2020135558A RU2757819C1 RU 2757819 C1 RU2757819 C1 RU 2757819C1 RU 2020135558 A RU2020135558 A RU 2020135558A RU 2020135558 A RU2020135558 A RU 2020135558A RU 2757819 C1 RU2757819 C1 RU 2757819C1
- Authority
- RU
- Russia
- Prior art keywords
- majority
- inputs
- elements
- input
- output
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computational Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Hardware Redundancy (AREA)
Abstract
Изобретение относится к мажоритарному модулю. Технический результат заключается в повышении быстродействия мажоритарного модуля. Модуль содержит два элемента И, два элемента ИЛИ и пять мажоритарных элементов, причем третий, первый входы и выход пятого мажоритарного элемента соединены соответственно с выходом четвертого мажоритарного элемента, первым входом и выходом мажоритарного модуля, шестой и седьмой входы которого подключены соответственно к второму и третьему входам второго мажоритарного элемента, при этом i-й вход j-го и второй вход пятого мажоритарных элементов соединены соответственно с i-ми входами j-х элементов И, ИЛИ и выходом третьего мажоритарного элемента, первый, третий и второй входы (j+2)-го мажоритарного элемента подключены соответственно к выходам j-х элементов И, ИЛИ и выходу (3-j)-го мажоритарного элемента, а i-й вход первого элемента И и первый вход второго мажоритарного элемента соединены соответственно с (i+1)-м и пятым входами мажоритарного модуля. 1 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны мажоритарные модули (патент РФ 2249844, кл. G06F 7/38, 2005 г.; патент РФ 2398265, кл. G06F 7/57, 2010 г.), которые содержат логические элементы и реализуют мажоритарную функцию трех аргументов - входных двоичных сигналов х1,х2,х3 ∈ {0,l}.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных мажоритарных модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация мажоритарной функции семи аргументов.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип мажоритарный модуль (патент РФ 2700554, кл. G06F 7/57, 2019 г.), который содержит логические элементы и реализует мажоритарную функцию семи аргументов - входных двоичных сигналов.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится низкое быстродействие, обусловленное тем, что максимальное время задержки распространения сигнала в прототипе определяется выражением 4×Δt, где Δt есть длительность задержки, вносимой логическим элементом.
Техническим результатом изобретения является повышение быстродействия при сохранении функциональных возможностей прототипа.
Указанный технический результат при осуществлении изобретения достигается тем, что в мажоритарном модуле, содержащем два элемента И, два элемента ИЛИ и пять мажоритарных элементов, третий, первый входы и выход пятого мажоритарного элемента соединены соответственно с выходом четвертого мажоритарного элемента, первым входом и выходом мажоритарного модуля, шестой и седьмой входы которого подключены соответственно к второму и третьему входам второго мажоритарного элемента, особенность заключается в том, что i-й вход j-го и второй вход пятого мажоритарных элементов соединены соответственно с j-ми входами j-ых элементов И, ИЛИ и выходом третьего мажоритарного элемента, первый, третий и второй входы (j+2)-го мажоритарного элемента подключены соответственно к выходам j-ых элементов И, ИЛИ и выходу (3-j)-го мажоритарного элемента, а i-й вход первого элемента И и первый вход второго мажоритарного элемента соединены соответственно с (i+1)-ым и пятым входами мажоритарного модуля.
На чертеже представлена схема предлагаемого мажоритарного модуля.
Мажоритарный модуль содержит элементы И 11, 12, элементы ИЛИ 21, 22 и мажоритарные элементы 31, …, 35, причем i-й вход элемента 3j и второй, третий входы элемента 35 соединены соответственно с i-ми входами элементов 1j, 2j и выходами элементов 33, 34, а первый, второй, третий входы элемента 3j+2, первый вход и выход элемента 35 подключены соответственно к выходам элементов 1j, 33-j, 2j, первому входу и выходу мажоритарного модуля, (i+1)-й и (i+4)-й входы которого соединены соответственно с i-ми входами элементов 11 и 32.
Работа предлагаемого мажоритарного модуля осуществляется следующим образом. На его первый, …, седьмой входы подаются соответственно двоичные сигналы х1,…,х7 ∈ {0,l}. На выходе мажоритарного элемента 3m имеем где a m1, a m2, a m3 и #, ⋅ есть соответственно сигналы на его первом, втором, третьем входах и символы операций Maj, ИЛИ, И. Таким образом, на выходе предлагаемого мажоритарного модуля получим
где Maj(х1,…,х7) есть мажоритарная функция семи аргументов x1,…,x7. При этом максимальное время задержки распространения сигнала в предлагаемом мажоритарном модуле определяется выражением 3×Δt (Δt - длительность задержки, вносимой логическим элементом).
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый мажоритарный модуль реализует мажоритарную функцию семи аргументов - входных двоичных сигналов и обладает более высоким по сравнению с прототипом быстродействием.
Claims (1)
- Мажоритарный модуль, содержащий два элемента И, два элемента ИЛИ и пять мажоритарных элементов, причем третий, первый входы и выход пятого мажоритарного элемента соединены соответственно с выходом четвертого мажоритарного элемента, первым входом и выходом мажоритарного модуля, шестой и седьмой входы которого подключены соответственно к второму и третьему входам второго мажоритарного элемента, отличающийся тем, что i-й вход j-го и второй вход пятого мажоритарных элементов соединены соответственно с i-ми входами j-х элементов И, ИЛИ и выходом третьего мажоритарного элемента, первый, третий и второй входы (j+2)-го мажоритарного элемента подключены соответственно к выходам j-х элементов И, ИЛИ и выходу (3-j)-го мажоритарного элемента, а i-й вход первого элемента И и первый вход второго мажоритарного элемента соединены соответственно с (i+1)-м и пятым входами мажоритарного модуля.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2020135558A RU2757819C1 (ru) | 2020-10-28 | 2020-10-28 | Мажоритарный модуль |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2020135558A RU2757819C1 (ru) | 2020-10-28 | 2020-10-28 | Мажоритарный модуль |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2757819C1 true RU2757819C1 (ru) | 2021-10-21 |
Family
ID=78289552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2020135558A RU2757819C1 (ru) | 2020-10-28 | 2020-10-28 | Мажоритарный модуль |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2757819C1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2789750C1 (ru) * | 2022-03-18 | 2023-02-07 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2249844C2 (ru) * | 2003-05-12 | 2005-04-10 | Ульяновский государственный технический университет | Логический модуль |
US6910173B2 (en) * | 2000-08-08 | 2005-06-21 | The Board Of Trustees Of The Leland Stanford Junior University | Word voter for redundant systems |
RU2398265C2 (ru) * | 2008-05-19 | 2010-08-27 | Закрытое акционерное общество "ИВЛА-ОПТ" | Логический модуль |
RU2610246C1 (ru) * | 2015-12-11 | 2017-02-08 | Олег Александрович Козелков | Универсальный мажоритарный модуль |
RU2697727C2 (ru) * | 2017-11-10 | 2019-08-19 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2700554C1 (ru) * | 2018-09-20 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
-
2020
- 2020-10-28 RU RU2020135558A patent/RU2757819C1/ru active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6910173B2 (en) * | 2000-08-08 | 2005-06-21 | The Board Of Trustees Of The Leland Stanford Junior University | Word voter for redundant systems |
RU2249844C2 (ru) * | 2003-05-12 | 2005-04-10 | Ульяновский государственный технический университет | Логический модуль |
RU2398265C2 (ru) * | 2008-05-19 | 2010-08-27 | Закрытое акционерное общество "ИВЛА-ОПТ" | Логический модуль |
RU2610246C1 (ru) * | 2015-12-11 | 2017-02-08 | Олег Александрович Козелков | Универсальный мажоритарный модуль |
RU2697727C2 (ru) * | 2017-11-10 | 2019-08-19 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2700554C1 (ru) * | 2018-09-20 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2789750C1 (ru) * | 2022-03-18 | 2023-02-07 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2789728C1 (ru) * | 2022-03-18 | 2023-02-07 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2809213C1 (ru) * | 2023-03-22 | 2023-12-07 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2803610C1 (ru) * | 2023-05-11 | 2023-09-18 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2812683C1 (ru) * | 2023-06-15 | 2024-01-31 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2812760C1 (ru) * | 2023-07-06 | 2024-02-02 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Пороговый модуль |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2393527C2 (ru) | Логический преобразователь | |
RU2647639C1 (ru) | Логический преобразователь | |
RU2701461C1 (ru) | Мажоритарный модуль | |
RU2700554C1 (ru) | Мажоритарный модуль | |
RU2443009C1 (ru) | Логический преобразователь | |
RU2621281C1 (ru) | Логический преобразователь | |
RU2704735C1 (ru) | Пороговый модуль | |
RU2641454C2 (ru) | Логический преобразователь | |
RU2757819C1 (ru) | Мажоритарный модуль | |
RU2700553C1 (ru) | Мажоритарный модуль | |
RU2701464C1 (ru) | Логический преобразователь | |
RU2697727C2 (ru) | Мажоритарный модуль | |
RU2718209C1 (ru) | Логический модуль | |
RU2621376C1 (ru) | Логический модуль | |
RU2709664C1 (ru) | Пороговый модуль | |
RU2634229C1 (ru) | Логический преобразователь | |
RU2714216C1 (ru) | Пороговый модуль | |
RU2580798C1 (ru) | Логический преобразователь | |
RU2700556C1 (ru) | Логический преобразователь | |
RU2700557C1 (ru) | Логический преобразователь | |
RU2676888C1 (ru) | Логический модуль | |
RU2778678C1 (ru) | Логический модуль | |
RU2700555C1 (ru) | Мажоритарный модуль | |
RU2791461C1 (ru) | Мажоритарный модуль | |
RU2757821C1 (ru) | Пороговый модуль |