RU2618368C2 - Полупроводниковое запоминающее устройство - Google Patents

Полупроводниковое запоминающее устройство Download PDF

Info

Publication number
RU2618368C2
RU2618368C2 RU2015145289A RU2015145289A RU2618368C2 RU 2618368 C2 RU2618368 C2 RU 2618368C2 RU 2015145289 A RU2015145289 A RU 2015145289A RU 2015145289 A RU2015145289 A RU 2015145289A RU 2618368 C2 RU2618368 C2 RU 2618368C2
Authority
RU
Russia
Prior art keywords
address
line
cells
storage device
row
Prior art date
Application number
RU2015145289A
Other languages
English (en)
Other versions
RU2015145289A (ru
Inventor
Кацуюки ФУДЗИТА
Original Assignee
Кабусики Кайся Тосиба
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Кабусики Кайся Тосиба filed Critical Кабусики Кайся Тосиба
Publication of RU2015145289A publication Critical patent/RU2015145289A/ru
Application granted granted Critical
Publication of RU2618368C2 publication Critical patent/RU2618368C2/ru

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

Группа изобретений относится к полупроводниковым запоминающим устройствам. Техническим результатом является увеличение скорости работы запоминающего устройства. Устройство содержит первые числовые шины, подключенные к матрице ячеек запоминающего устройства; вторые числовые шины, подключенные к резервной области; первый декодер строк, выполненный с возможностью осуществлять выбор из первых числовых шин на основе адреса строки; схему определения, выполненную с возможностью определять, требуется ли или нет операция замены резервной областью на основе резервного адреса, включенного в адрес строки; и второй декодер строк, выполненный с возможностью осуществлять выбор из вторых числовых шин. Адрес строки включает в себя первый адрес строки и второй адрес строки, вводимые по порядку способом разделения времени. Первый адрес строки включает в себя весь резервный адрес. 2 н. и 11 з.п. ф-лы, 7 ил.

Description

Перекрестные ссылки на родственные заявки
Данная заявка основана и притязает на приоритет предварительной заявки на патент США № 61/804548, поданной 22 марта 2013 года, и заявки на патент США №14/014183, поданной 29 августа 2013 года, содержимое которых полностью включено в данный документ путем ссылки.
Область техники, к которой относится изобретение
Варианты осуществления настоящего изобретения относятся к полупроводниковому запоминающему устройству.
Уровень техники
В полупроводниковом запоминающем устройстве, таком как SDRAM, доступ выполняется, например, посредством ввода адреса строки вместе с командой активации и ввода адреса столбца вместе с командой считывания/командой записи. Тем не менее, в последние годы размер адресов (число битов) увеличивается по мере того, как возрастает емкость хранения полупроводникового запоминающего устройства.
Краткое описание чертежей
Фиг. 1 является блок-схемой MRAM согласно первому варианту осуществления;
Фиг. 2 является принципиальной схемой матрицы ячеек запоминающего устройства и резервной области;
Фиг. 3 является принципиальной схемой блока плавких перемычек и схемы определения резервирования;
Фиг. 4 является видом в поперечном сечении MTJ-элемента;
Фиг. 5 является временной диаграммой, показывающей работу MRAM;
Фиг. 6 является временной диаграммой, показывающей работу MRAM согласно второму варианту осуществления; и
Фиг. 7 является принципиальной схемой блока плавких перемычек и схемы определения резервирования.
Подробное описание изобретения
В общем, согласно одному варианту осуществления, предусмотрено полупроводниковое запоминающее устройство, содержащее:
матрицу ячеек запоминающего устройства, содержащую ячейки запоминающего устройства;
резервную область, содержащую резервные ячейки, которые используются вместо сбойных ячеек в матрице ячеек запоминающего устройства;
первые числовые шины, подключенные к матрице ячеек запоминающего устройства;
вторые числовые шины, подключенные к резервной области;
первый декодер строк, выполненный с возможностью осуществлять выбор из первых числовых шин на основе адреса строки;
схему определения, выполненную с возможностью определять, требуется ли или нет операция замены резервной областью на основе резервного адреса, включенного в адрес строки; и
второй декодер строк, выполненный с возможностью осуществлять выбор из вторых числовых шин на основе результата определения посредством схемы определения,
при этом адрес строки включает в себя первый адрес строки и второй адрес строки, вводимые по порядку способом разделения времени, и
первый адрес строки включает в себя весь резервный адрес.
Ниже описываются варианты осуществления настоящего изобретения со ссылкой на чертежи. В нижеприведенном описании компоненты с одними и теми же функциями и конфигурациями обозначаются посредством одних и тех же ссылочных позиций, и дублированные описания предоставляются только при необходимости.
Варианты осуществления описываются ниже с рассмотрением MRAM (магнитного оперативного запоминающего устройства) в качестве примера полупроводникового запоминающего устройства.
Первый вариант осуществления
1. Конфигурация MRAM
1-1. Общая конфигурация MRAM
Фиг. 1 является блок-схемой MRAM 10 согласно первому варианту осуществления. MRAM 10 содержит матрицу 11 ячеек запоминающего устройства, резервную область 12, усилитель 13 считывания (S/A), служащий в качестве схемы считывания, формирователь 14 сигналов записи (W/D), служащий в качестве схемы записи, схему 15 ECC (проверки и коррекции ошибок), страничный буфер 16 (P/B), схему 17 ввода-вывода, декодер 18 нормальных строк, декодер 19 резервных строк, блок 20 плавких перемычек, служащий в качестве модуля хранения адресов сбоев, схему 21 определения резервирования, контроллер 22, буфер 23 адресов строк, буфер 24 адресов столбцов и приемное устройство 25 адресов.
Матрица 11 ячеек запоминающего устройства содержит множество ячеек запоминающего устройства, размещаемых в матрице. Матрица 11 ячеек запоминающего устройства содержит множество числовых шин (нормальных числовых шин) NWL<0:m>, множество разрядных шин и множество истоковых шин, расположенных в ней. Одна числовая шина NWL и одна пара из разрядной шины и истоковой шины подключаются к одной ячейке запоминающего устройства.
Резервная область 12 предоставляется с возможностью восстанавливать сбойные ячейки запоминающего устройства, возникающие в матрице 11 ячеек запоминающего устройства. Резервная область 12 имеет меньшую емкость хранения, чем матрица 11 ячеек запоминающего устройства, но имеет конфигурацию, идентичную конфигурации матрицы 11 ячеек запоминающего устройства. Иными словами, резервная область 12 содержит множество резервных ячеек, размещаемых в матрице. Каждая из резервных ячеек имеет конфигурацию, идентичную конфигурации ячейки запоминающего устройства. Резервная область 12 содержит множество числовых шин (резервных числовых шин) RWL<0:n>, размещенных в ней, и множество разрядных шин и истоковых шин, размещенных в ней, которые являются общими для матрицы 11 ячеек запоминающего устройства. Одна числовая шина RWL и одна пара из разрядной шины и истоковой шины подключаются к одной резервной ячейке. Резервная область 12 заменяется матрицей 11 ячеек запоминающего устройства в единицах одной строки (группы ячеек запоминающего устройства, подключенных к одной числовой шине RWL) или множества строк.
Приемное устройство 25 адресов принимает адрес ADD, синхросигнал CLK и сигнал CS выбора кристалла из внешней схемы. Адрес ADD включает в себя адрес RA строки и адрес CA столбца. Адрес ADD и сигнал CS выбора кристалла отправляются в контроллер 22. Адрес RA строки отправляется в буфер 23 адресов строк. Адрес CA столбца отправляется в буфер 24 адресов столбцов.
Буфер 24 адресов столбцов принимает адрес CA столбца из приемного устройства 25 адресов. Буфер 24 адресов столбцов отправляет адрес CA столбца в усилитель 13 считывания, формирователь 14 сигналов записи, страничный буфер 16 и схему 17 ввода-вывода.
Буфер 23 адресов строк принимает адрес RA строки из приемного устройства 25 адресов. Буфер 23 адресов строк отправляет адрес RA<0:a> строки в декодер 18 нормальных строк и отправляет адрес RA<x:y> резервной строки в схему 21 определения резервирования. Адрес RA<x:y> резервной строки содержит часть адреса RA<0:a> строки.
Декодер 18 нормальных строк подключается к множеству числовых шин NWL<0:m>, расположенных в матрице 11 ячеек запоминающего устройства. Декодер 18 нормальных строк выбирает любую из множества числовых шин NWL<0:m> на основе адреса RA<0:a> строки.
Декодер 19 резервных строк подключается к множеству числовых шин RWL<0:n>, расположенных в резервной области 12. Декодер 19 резервных строк выбирает любую из множества числовых шин RWL<0:n> на основе сигнала HIT<0:n>, отправленного из схемы 21 определения резервирования.
Блок 20 плавких перемычек сохраняет адреса (адреса сбоев) для использования при идентификации числовых шин, подключенных к сбойным ячейкам запоминающего устройства, возникающим в матрице 11 ячеек запоминающего устройства. Блок 20 плавких перемычек содержит множество элементов-плавких перемычек, выполненных с возможностью сохранять адреса сбоев. Ниже описывается конкретная конфигурация блока 20 плавких перемычек.
Схема 21 определения резервирования сравнивает адрес RA<x:y> резервной строки с каждым из адресов сбоев, сохраненных в блоке 20 плавких перемычек, чтобы формировать сигнал HIT<0:n> и сигнал HITSUMB в качестве результата сравнения. Сигнал HIT<0:n> отправляется в схему 21 определения резервирования. Сигнал HITSUMB отправляется в декодер 18 нормальных строк. Ниже описывается конкретная конфигурация схемы 21 определения резервирования.
Усилитель 13 считывания подключается ко множеству разрядных шин. Например, в случае схемы определения напряжения, усилитель 13 считывания сравнивает опорное напряжение с напряжением ячейки, приложенным к выбранной ячейке запоминающего устройства через соответствующую разрядную шину BL, чтобы определять и усиливать данные в выбранной ячейке запоминающего устройства. Формирователь 14 сигналов записи подключается ко множеству разрядных шин и множеству истоковых шин. Формирователь 14 сигналов записи записывает данные в выбранную ячейку запоминающего устройства через надлежащую разрядную шину и истоковую шину.
Страничный буфер 16 запоминает записываемые данные, отправленные из схемы 17 ввода-вывода, и считываемые данные, отправленные из усилителя 13 считывания.
Схема 17 ввода-вывода подключается к внешней схеме, чтобы выполнять процесс вывода и приема данных в/из внешней схемы. Схема 17 ввода-вывода отправляет входные данные, принятые из внешней схемы, в страничный буфер в качестве записываемых данных. Схема 17 ввода-вывода выводит считываемые данные, принятые из страничного буфера 16, во внешнюю схему в качестве выходных данных.
Контроллер 22 интегрально управляет работой MRAM 10. Контроллер 22 принимает синхросигнал CLK из внешней схемы. Контроллер 22 подает различные управляющие сигналы в усилитель 13 считывания, формирователь 14 сигналов записи, страничный буфер 16 и схему 17 ввода-вывода, чтобы управлять операциями этих схем.
1-2. Конфигурация матрицы ячеек запоминающего устройства и резервной области
Далее описывается конфигурация матрицы 11 ячеек запоминающего устройства и резервной области 12. Фиг. 2 является принципиальной схемой матрицы 11 ячеек запоминающего устройства и резервной области 12. Матрица 11 ячеек запоминающего устройства содержит множество ячеек MC запоминающего устройства, размещаемых в матрице. Матрица 11 ячеек запоминающего устройства содержит множество числовых шин NWL<0:m>, множество разрядных шин BL<0:i> и множество истоковых шин SL<0:i>. Ячейка MC запоминающего устройства подключается к одной числовой шине NWL и одной паре из разрядной шины BL и истоковой шине SL.
Ячейка MC запоминающего устройства содержит элемент 30 с магниторезистивным эффектом (элемент с MTJ (магнитным туннельным переходом)) и транзистор 31 выбора. Транзистор 31 выбора содержит, например, MOSFET-транзистор с каналом n-типа. Один конец MTJ-элемента 30 подключается к соответствующей разрядной шине BL. Другой конец MTJ-элемента 30 подключается к стоку транзистора 31 выбора. Затвор транзистора 31 выбора подключается к соответствующей числовой шине NWL. Исток транзистора 31 выбора подключается к соответствующей истоковой шине SL.
Резервная область 12 содержит множество резервных ячеек RC, размещаемых в матрице. Резервная область 12 содержит множество числовых шин RWL<0:n>, множество разрядных шин BL<0:i> и множество истоковых шин SL<0:i>. Резервная ячейка RC подключается к одной числовой шине RWL и одной паре из разрядной шины BL и истоковой шине SL. Резервная ячейка RC имеет конфигурацию, идентичную конфигурации ячейки MC запоминающего устройства.
1-3. Конфигурация блока плавких перемычек и схемы определения резервирования
Далее описывается пример конфигурации блока 20 плавких перемычек и схемы 21 определения резервирования. Фиг. 3 является принципиальной схемой блока 20 плавких перемычек и схемы 21 определения резервирования.
Блок 20 плавких перемычек содержит множество наборов FS<0:n> плавких перемычек, соответствующих множеству числовых шин RWL<0:n>. Каждый из наборов FS плавких перемычек содержит множество модулей 50 плавких перемычек, соответствующих числу битов в адресе RA<x:y> резервной строки и одном модуле 51 разрешения использования плавких перемычек. Каждый из модулей 50 плавких перемычек содержит элемент-плавкую перемычку 50A и модуль 50B сравнения. Элемент-плавкая перемычка 50A представляет собой, например, выжигаемую лазером плавкую перемычку (выжигаемую электричеством плавкую перемычку). Модуль 51 разрешения использования плавких перемычек также имеет конфигурацию, идентичную конфигурации модуля 50 плавких перемычек.
Модуль 51 разрешения использования плавких перемычек используется для того, чтобы определять, следует ли или нет использовать набор FS плавких перемычек, включающий в себя этот модуль 51 разрешения использования плавких перемычек. Информация, указывающая, следует ли или нет использовать набор FS плавких перемычек, программируется в элементе-плавкой перемычке в модуле 51 разрешения использования плавких перемычек. Модуль 51 разрешения использования плавких перемычек выполнен с возможностью выводить H-уровень, если набор FS плавких перемычек должен использоваться.
Адрес (адрес сбоя) для использования при идентификации числовой шине, подключенной к сбойной ячейке запоминающего устройства, включенной в матрицу 11 ячеек запоминающего устройства (т.е. одной из числовых шин в матрице 11 ячеек запоминающего устройства, которая должна быть заменена резервной областью 12), программируется в каждом из множества элементов-плавких перемычек 50A, включенных во множество модулей 50 плавких перемычек в каждом наборе FS плавких перемычек. Модуль 50 плавких перемычек (в частности, модуль 50B сравнения) сравнивает непосредственно бит адреса, введенный в модуль 50 плавких перемычек, с битом, сохраненным в элементе-плавкой перемычке 50A. Если бит адреса совпадает с сохраненным битом, модуль 50 плавких перемычек выводит H-уровень.
Схема 21 определения резервирования содержит множество (например, два) логических элементов 52А и 52B "НЕ-И", подключенных к каждому набору FS плавких перемычек, и логический элемент 53 "НЕ-ИЛИ", подключенный к выводам логических элементов 52А и 52B "НЕ-И". Схема 21 определения резервирования дополнительно содержит логический элемент 54 "НЕ-ИЛИ", подключенный к выводам множества логических элементов 53 <0:n> "НЕ-ИЛИ", соответствующих множеству числовых шин RWL<0:n>.
Если адрес сбоя, сохраненный в наборе FS<0> плавких перемычек, совпадает с адресом RA<x:y> резервной строки, схема 21 определения резервирования подтверждает сигнал HIT<0> (выводит H-уровень). Сигнал HIT<1:n> работает аналогично сигналу HIT<0>. Сигнал HIT<0:n> отправляется в декодер 19 резервных строк. В завершение, активируется резервная числовая шина RWL<α>, соответствующая подтвержденному сигналу HIT<α>.
Кроме того, если какой-либо из сигналов HIT<0:n> подтвержден, схема 21 определения резервирования подтверждает сигнал HITSUMB (выводит L-уровень). Сигнал HITSUMB отправляется в декодер 18 нормальных строк. Сигнал HITSUMB с L-уровнем означает, что операция замены резервной областью 12 должна выполняться. Следовательно, если сигнал HITSUMB имеет L-уровень, декодер 18 нормальных строк работает с возможностью не допускать активации числовой шине NWL<0:m>.
1-4. Структура MTJ-элемента
Далее описывается пример структуры MTJ-элемента 30. Фиг. 4 является видом в сечении MTJ-элемента 30. MTJ-элемент содержит нижний электрод 40, запоминающий слой 41 (также называемый "свободным слоем"), немагнитный слой 42 (туннельный барьерный слой), опорный слой 43 (также называемый "фиксированным слоем") и верхний электрод 44, уложенные в этом порядке. Порядок, в котором уложены запоминающий слой 41 и опорный слой 43, может быть изменен на противоположный.
Запоминающий слой 41 и опорный слой 43 формируются из ферромагнитного материала. Используемый туннельный барьерный слой 42 представляет собой, например, изоляционный материал, такой как MGO.
Каждый из запоминающего слоя 41 и опорного слоя 43 имеет перпендикулярную магнитную анизотропию и направление простого намагничивания, равное перпендикулярному направлению. Запоминающий слой 41 и опорный слой 43 имеют направление намагничивания, равное направлению в плоскости.
Запоминающий слой 41 имеет переменное направление намагничивания (направление намагничивания инвертируется). Опорный слой 43 имеет неизменяемое направление намагничивания (направление намагничивания является фиксированным). Опорный слой 43 задается с возможностью иметь энергию перпендикулярной магнитной анизотропии, в определенной степени превышающую энергию перпендикулярной магнитной анизотропии запоминающего слоя 41. Магнитная анизотропия может задаваться посредством регулирования состава материалов или толщин пленки. Ток инверсии направления намагничивания в запоминающем слое 41 уменьшается, как описано выше, таким образом, что ток инверсии направления намагничивания в опорном слое превышает ток инверсии направления намагничивания в запоминающем слое 41. Таким образом, результирующий MTJ-элемент 30 содержит запоминающий слой 41 с направлением намагничивания, которое является переменным относительно предварительно определенного тока записи, и опорный слой 43 с направлением намагничивания, которое является неизменяемым относительно предварительно определенного тока записи.
Настоящий вариант осуществления использует схему записи с переносом спина, в которой ток записи проходит непосредственно через MTJ-элемент 30, чтобы управлять состоянием намагничивания MTJ-элемента 30. MTJ-элемент 30 может быть переведен в состояние с низким сопротивлением или в состояние с высоким сопротивлением в зависимости от того, находится корреляция между намагничиванием в запоминающем слое 41 и намагничиванием в опорном слое 43 в параллельном состоянии или в антипараллельном состоянии.
Когда ток записи, вытекающий из запоминающего слоя 41 к опорному слою 43, проходит через MTJ-элемент 30, корреляция между намагничиванием в запоминающем слое 41 и намагничиванием в опорном слое 43 переводится в параллельное состояние. В параллельном состоянии MTJ-элемент 30 имеет наименьшее значение сопротивления и задается в состояние с низким сопротивлением. Состояние с низким сопротивлением MTJ-элемента 30 задается, например, в качестве данных в "0".
С другой стороны, когда ток записи, вытекающий из опорного слоя 43 к запоминающему слою 41, проходит через MTJ-элемент 30, корреляция между намагничиванием в запоминающем слое 41 и намагничиванием в опорном слое 43 переводится в антипараллельное состояние. В антипараллельном состоянии MTJ-элемент 30 имеет наибольшее значение сопротивления и задается в состояние с высоким сопротивлением. Состояние с высоким сопротивлением MTJ-элемента 30 задается, например, в качестве данных в "1".
Таким образом, MTJ-элемент 30 может использоваться в качестве запоминающего элемента, который может сохранять 1-битовые данные (двоичные данные). Назначение состояния сопротивления и данные для MTJ-элемента 30 могут быть необязательно заданы.
Данные считываются из MTJ-элемента 30 посредством приложения тока считывания к MTJ-элементу 30 и определения значения сопротивления MTJ-элемента 30 на основе тока считывания, протекающего через MTJ-элемент 30 в ходе приложения напряжения считывания. Ток считывания задается равным значению, в определенной степени меньшему порогового значения, за рамками которого намагничивание инвертируется посредством переноса спина.
2. Работа
Далее описывается работа MRAM 10, имеющего такую конфигурацию, как описано выше. Фиг. 5 является временной диаграммой, показывающей работу MRAM 10. MRAM 10 работает в синхронизме с синхросигналом CLK, отправленным из внешней схемы.
Когда емкость хранения матрицы 11 ячеек запоминающего устройства растет, чтобы увеличивать число строк, которое может указываться посредством адреса RA строки в операции считывания данных и операции записи данных, число битов в адресе RA строки, соответственно, увеличивается. Таким образом, в настоящем варианте осуществления, адрес RA строки для использования при выборе из строк (числовых шин) в матрице 11 ячеек запоминающего устройства разделен на первый адрес RA1 строки и второй адрес RA2 строки, которые отдельно вводятся в MRAM 10 из внешней схемы. Иными словами, первый адрес RA1 строки и второй адрес RA2 строки вводятся из внешней схемы в MRAM 10 в этом порядке способом разделения времени.
Кроме того, в настоящем варианте осуществления, если первый адрес RA1 строки принимается, выполняется операция определения резервирования, и после этого принимается второй адрес RA2 строки. Когда получается весь адрес RA<0:a> строки, выполняются операции, отличные от операции определения резервирования, которые используют адрес RA строки. Таким образом, первый адрес RA1 строки выполнен с возможностью включать в себя адрес RA<x:y> резервной строки. Второй адрес RA2 строки содержит весь адрес RA<0:a> строки за исключением первого адреса RA1 строки.
Во-первых, контроллер 22 принимает команду P-Act предварительной активации, и буфер 23 адресов строк принимает первый адрес RA1 строки из внешней схемы. Команда P-Act предварительной активации вводится до команды Act активации, описанной ниже, и используется для того, чтобы вводить первый адрес RA1 строки в MRAM 10. Затем, буфер 23 адресов строк отправляет первый адрес RA1 строки в блок 20 плавких перемычек и схему 21 определения резервирования.
Затем, блок 20 плавких перемычек и схема 21 определения резервирования выполняют операцию определения резервирования для определения того, совпадает или нет адрес сбоя, сохраненный в наборе FS плавких перемычек, с адресом RA<x:y> резервной строки, включенным в первый адрес RA1 строки. В частности, каждый набор FS плавких перемычек сравнивает адрес сбоя, сохраненный в элементах-плавких перемычках, с адресом RA<x:y> резервной строки. Если адреса совпадают, набор FS плавких перемычек выводит сигнал HIT с H-уровнем, а если адреса не совпадают, набор FS плавких перемычек выводит сигнал HIT с L-уровнем. Сигнал HIT отправляется в декодер 19 резервных строк.
Кроме того, если какой-либо из сигналов HIT<0:n> имеет H-уровень, схема 21 определения резервирования выводит сигнал HITSUMB с L-уровнем. Если все сигналы HIT<0:n> имеют L-уровень, т.е. замена резервной областью 12 не выполняется, резервная область 12 выводит сигнал HITSUMB с H-уровнем. Сигнал HITSUMB отправляется в декодер 18 нормальных строк.
Затем, контроллер 22 принимает команду Act активации из внешней схемы. Буфер 23 адресов строк принимает второй адрес RA2 строки из внешней схемы. Команда Act активации дает возможность выполнения процесса активации одной (выбранной числовой шине) из множества числовых шин в выбранном банке и считывания данных из матрицы 11 ячеек запоминающего устройства в страничный буфер 16. Фактически, одно MRAM 10, показанное на фиг. 1, соответствует одному банку, и множество банков монтируются на подложке, чтобы формировать энергонезависимое запоминающее устройство. В это время получается весь адрес RA<0:a> строки, содержащий первый адрес RA1 строки и второй адрес RA2 строки. Адрес RA<0:a> строки затем отправляется из буфера 23 адресов строк в декодер 18 нормальных строк.
Затем, при условии, что сигнал HITSUMB имеет H-уровень, декодер 18 нормальных строк использует адрес RA<0:a> строки для того, чтобы активировать одну из числовых шин NWL<0:m>. Если выбранная числовая шина является сбойной (сигнал HITSUMB имеет L-уровень), числовая шина заменяется резервной областью 12. В частности, декодер 19 резервирования активирует одну из числовых шин RWL<0:n> на основе сигнала HIT<0:n>. Затем, усилитель 13 считывания считывает данные из матрицы 11 ячеек запоминающего устройства. Считываемые данные записываются в страничный буфер 16 через ECC-схему 15.
Затем, контроллер 22 принимает команду считывания или команду записи (R/W) из внешней схемы. Буфер 24 адресов столбцов принимает адрес CA столбца из внешней схемы. После этого контроллер 22 выполняет операцию считывания или операцию записи для столбца, обозначенного посредством адреса CA столбца.
Преимущества
Как подробно описано выше, первый вариант осуществления заключается в следующем. Первый адрес RA1 строки и второй адрес RA2 строки, включенные в адрес RA строки, вводятся в MRAM 10 в этом порядке способом разделения времени. Первый адрес RA1 строки, который вводится раньше, выполнен с возможностью включать в себя весь резервный адрес, связанный с операцией замены при резервировании. Затем операция замены при резервировании начинается сразу после приема первого адреса RA1 строки.
Таким образом, первый вариант осуществления дает возможность выполнения операции определения резервирования до того, как принимается команда Act активации, обеспечивая явное уменьшение времени, требуемого для определения резервирования. Это обеспечивает уменьшение времени tRCD задержки (задержки RAS-CAS) от приема команды Act активации до приема команды считывания или команды записи, за счет этого повышая скорость работы MRAM 10.
Второй вариант осуществления
Согласно второму варианту осуществления, адрес RA строки для использования при выборе из строк (числовых шин) в матрице 11 ячеек запоминающего устройства разделен на первый адрес RA1 строки и второй адрес RA2 строки. Первый адрес RA1 строки и второй адрес RA2 строки отдельно вводятся в MRAM 10 из внешней схемы. Иными словами, первый адрес RA1 строки и второй адрес RA2 строки вводятся из внешней схемы в MRAM 10 в этом порядке способом разделения времени.
Кроме того, согласно настоящему варианту осуществления, первый адрес RA1 строки выполнен с возможностью включать в себя часть адреса RA<x:y> резервной строки. Второй адрес RA2 строки содержит весь адрес RA<0:a> строки за исключением первого адреса RA1 строки. Иными словами, второй адрес RA2 строки также включает в себя часть адреса RA<x:y> резервной строки. После того как первый адрес RA1 строки принимается, выполняется часть операции определения резервирования. Затем, после приема второго адреса RA2 строки для того, чтобы получать весь адрес RA<0:a> строки, MRAM выполняет всю оставшуюся часть операции определения резервирования и операций, отличных от операции определения резервирования, которые используют адрес RA строки.
Фиг. 6 является временной диаграммой, показывающей работу MRAM 10 согласно второму варианту осуществления. Во-первых, контроллер 22 принимает команду P-Act предварительной активации из внешней схемы, и буфер 23 адресов строк принимает первый адрес RA1 строки из внешней схемы. Затем буфер 23 адресов строк отправляет первый адрес RA1 строки в блок 20 плавких перемычек и схему 21 определения резервирования.
Затем блок 20 плавких перемычек и схема 21 определения резервирования выполняют операцию определения резервирования для определения того, совпадает или нет адрес сбоя, сохраненный в наборе FS плавких перемычек, с частью адреса RA<x:y> резервной строки, включенного в первый адрес RA1 строки, т.е. блок 20 плавких перемычек и схема 21 определения резервирования выполняют часть операции определения резервирования ("PD op1" на фиг. 6).
Затем контроллер 22 принимает команду Act активации из внешней схемы. Буфер 23 адресов строк принимает второй адрес RA2 строки из внешней схемы. В это время весь адрес RA<0:a> строки, содержащий первый адрес RA1 строки и второй адрес RA2 строки, получается и отправляется из буфера 23 адресов строк в декодер 18 нормальных строк. Кроме того, вся оставшаяся часть адреса RA<x:y> резервной строки отправляется из буфера 23 адресов строк в блок 20 плавких перемычек и схему 21 определения резервирования.
Затем блок 20 плавких перемычек и схема 21 определения резервирования используют адрес RA<x:y> резервной строки для того, чтобы выполнять всю оставшуюся часть операции определения резервирования ("RD op2" на фиг. 6).
Затем декодер 18 нормальных строк использует адрес RA<0:a> строки для того, чтобы активировать выбранную числовую шину. Если выбранная числовая шина является сбойной, числовая шина заменена резервной областью 12. После этого усилитель 13 считывания считывает данные из матрицы 11 ячеек запоминающего устройства, и считываемые данные записываются в страничный буфер 16 через ECC-схему 15. Последующая работа является идентичной соответствующей работе в первом варианте осуществления.
Пример конфигурации блока 20 плавких перемычек и схемы 21 определения резервирования
Далее описывается пример конфигурации блока 20 плавких перемычек и схемы 21 определения резервирования. Фиг. 7 является принципиальной схемой блока 20 плавких перемычек и схемы 21 определения резервирования. Часть схемы по фиг. 7 соответствует критическому пути для операции определения резервирования. Уменьшение времени, требуемого для обработки в части схемы, является важным.
В настоящем варианте осуществления, первые наборы FS1<0:n> плавких перемычек из наборов FS<0:n> плавких перемычек, которые соответствуют адресу резервной строки (части адреса RA<x:y> резервной строки), включенному в первый адрес RA1 строки, совместно размещаются на коротком расстоянии друг от друга. Кроме того, вторые наборы FS2<0:n> плавких перемычек в наборах FS<0:n> плавких перемычек, которые соответствуют адресу резервной строки (всей оставшейся части адреса RA<x:y> резервной строки), включенному во второй адрес RA2 строки, совместно размещаются на коротком расстоянии друг от друга. Кроме того, первые наборы FS1<0:n> плавких перемычек, соответствующие первому адресу RA1 строки, который вводится раньше и заключает в себе относительно достаточное количество времени для вычисления, размещаются на удалении от схемы (логического элемента 53 <0:n> "НЕ-ИЛИ"), выполненной с возможностью вычислять сигнал HIT<0:n>, и схемы (логического элемента 54 "НЕ-ИЛИ"), выполненной с возможностью вычислять сигнал HITSUMB. Вторые наборы FS2<0:n> плавких перемычек, соответствующие второму адресу RA1 строки, который вводится позднее, размещаются ближе к логическому элементу 53 <0:n> "НЕ-ИЛИ" и логическому элементу 54 "НЕ-ИЛИ", чем первые наборы FS1<0:n> плавких перемычек.
Таким образом, когда вводится второй адрес RA2 строки, операция определения резервирования ("RD op1" на фиг. 7), связанная с первым адресом RA1 строки, уже завершена. Следовательно, операция определения резервирования ("RD op2" на фиг. 6), выполняемая после ввода команды Act активации, представляет собой арифметический процесс, связанный только со вторыми наборами FS плавких перемычек, размещаемыми близко к логическому элементу 54 "НЕ-ИЛИ". Это обеспечивает уменьшение времени, требуемого для операции определения резервирования, выполняемой после ввода команды Act активации.
Преимущества
Как подробно описано выше, согласно второму варианту осуществления, первый адрес RA1 строки и второй адрес RA2 строки, включенные в адрес RA строки, вводятся в MRAM 10 в этом порядке способом разделения времени. Первый адрес RA1 строки, который вводится раньше, выполнен с возможностью включать в себя часть резервного адреса, связанную с операцией замены при резервировании. Затем операция определения резервирования начинается сразу после приема первого адреса RA1 строки.
Таким образом, второй вариант осуществления дает возможность выполнения части операции определения резервирования до того, как принимается команда Act активации, обеспечивая явное уменьшение времени, требуемого для определения резервирования. Это обеспечивает уменьшение времени tRCD задержки, за счет этого повышая скорость работы MRAM 10.
Кроме того, первые наборы FS1<0:n> плавких перемычек, соответствующие первому адресу RA1 строки, размещаются на удалении от схемы, выполненной с возможностью вычислять сигнал HIT<0:n>, и схемы, выполненной с возможностью вычислять сигнал HITSUMB. Арифметический процесс, связанный с первыми наборами FS1<0:n> плавких перемычек, выполняется раньше. Это обеспечивает дополнительное уменьшение времени, требуемого для операции определения резервирования, связанной со вторым адресом RA2 строки, который вводится позднее.
Каждый из вышеописанных вариантов осуществления выполнен с возможностью разделять целый адрес RA строки на два адреса и вводить адреса способом разделения времени. Тем не менее, варианты осуществления не ограничены этой конфигурацией. Целый адрес строки может быть разделен на три или более адреса, которые затем вводятся способом разделения времени. В связи с этим адрес резервной строки может быть разделен на два или более адреса перед вводом.
Кроме того, каждый из вышеописанных вариантов осуществления рассматривает MRAM в качестве примера полупроводникового запоминающего устройства. Тем не менее, варианты осуществления не ограничены MRAM, а являются применимыми к любому другому запоминающему устройству, такому как SDRAM (синхронное DRAM).
Хотя описаны конкретные варианты осуществления, эти варианты осуществления представлены только в качестве примера и не имеют намерение ограничивать объем изобретения. Фактически, новые варианты осуществления, описанные в данном документе, могут быть осуществлены во множестве других форм; кроме того, различные пропуски, подстановки и изменения в форме вариантов осуществления, описанных в данном документе, могут осуществляться без отступления от сущности изобретения. Прилагаемая формула изобретения и ее эквиваленты имеют намерение охватывать такие формы и модификации, как попадающие в пределы объема и сущности изобретения.

Claims (40)

1. Полупроводниковое запоминающее устройство, содержащее:
матрицу ячеек запоминающего устройства, содержащую ячейки запоминающего устройства;
резервную область, содержащую резервные ячейки, которые используются вместо сбойных ячеек в матрице ячеек запоминающего устройства;
первые числовые шины, подключенные к матрице ячеек запоминающего устройства;
вторые числовые шины, подключенные к резервной области;
первый декодер строк, выполненный с возможностью осуществлять выбор из первых числовых шин на основе адреса строки;
схему определения, выполненную с возможностью определять, требуется ли или нет операция замены резервной областью на основе резервного адреса, включенного в адрес строки; и
второй декодер строк, выполненный с возможностью осуществлять выбор из вторых числовых шин на основе результата определения посредством схемы определения,
при этом адрес строки включает в себя первый адрес строки и второй адрес строки, вводимые по порядку способом разделения времени, и
первый адрес строки включает в себя весь резервный адрес.
2. Устройство по п. 1, в котором схема определения начинает операцию определения сразу после того, как вводится первый адрес строки.
3. Устройство по п. 1, дополнительно содержащее наборы плавких перемычек, выполненные с возможностью сохранять адреса сбоев, идентифицирующие числовые шины, подключенные к сбойным ячейкам в матрице ячеек запоминающего устройства,
при этом схема определения определяет, совпадает ли или нет резервный адрес с одним из адресов сбоев, сохраненных в наборах плавких перемычек.
4. Устройство по п. 1, в котором:
первый адрес строки вводится вместе с первой командой, и
второй адрес строки вводится вместе со второй командой.
5. Устройство по п. 4, в котором вторая команда представляет собой команду активации для считывания данных из группы ячеек запоминающего устройства, подключенных к числовой шине, соответствующей адресу строки.
6. Устройство по п. 1, в котором каждая из ячеек запоминающего устройства включает в себя элемент с магниторезистивным эффектом.
7. Полупроводниковое запоминающее устройство, содержащее:
матрицу ячеек запоминающего устройства, содержащую ячейки запоминающего устройства;
резервную область, содержащую резервные ячейки, которые используются вместо сбойных ячеек в матрице ячеек запоминающего устройства;
первые числовые шины, подключенные к матрице ячеек запоминающего устройства;
вторые числовые шины, подключенные к резервной области;
первый декодер строк, выполненный с возможностью осуществлять выбор из первых числовых шин на основе адреса строки;
схему определения, выполненную с возможностью определять, требуется ли или нет операция замены резервной областью на основе резервного адреса, включенного в адрес строки; и
второй декодер строк, выполненный с возможностью осуществлять выбор из вторых числовых шин на основе результата определения посредством схемы определения,
при этом адрес строки включает в себя первый адрес строки и второй адрес строки, вводимые по порядку способом разделения времени, и
первый адрес строки включает в себя часть резервного адреса.
8. Устройство по п. 7, в котором схема определения начинает операцию определения сразу после того, как вводится первый адрес строки.
9. Устройство по п. 7, дополнительно содержащее наборы плавких перемычек, выполненные с возможностью сохранять адреса сбоев, идентифицирующие числовые шины, подключенные к сбойным ячейкам в матрице ячеек запоминающего устройства,
при этом схема определения определяет, совпадает ли или нет резервный адрес с одним из адресов сбоев, сохраненных в наборах плавких перемычек.
10. Устройство по п. 9, в котором:
каждый из наборов плавких перемычек содержит элементы-плавкие перемычки,
первая группа элементов-плавких перемычек, включенная в наборы плавких перемычек и относящаяся к первому адресу строки, размещается на удалении от арифметической схемы, выполненной с возможностью определять соответствие между адресами, и
вторая группа элементов-плавких перемычек, включенная в наборы плавких перемычек и относящаяся ко второму адресу строки, размещается ближе к арифметической схеме, чем первая группа элементов-плавких перемычек.
11. Устройство по п. 7, в котором:
первый адрес строки вводится вместе с первой командой, и
второй адрес строки вводится вместе со второй командой.
12. Устройство по п. 11, в котором вторая команда представляет собой команду активации для считывания данных из группы ячеек запоминающего устройства, подключенных к числовой шине, соответствующей адресу строки.
13. Устройство по п. 7, в котором каждая из ячеек запоминающего устройства включает в себя элемент с магниторезистивным эффектом.
RU2015145289A 2013-03-22 2014-03-11 Полупроводниковое запоминающее устройство RU2618368C2 (ru)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361804548P 2013-03-22 2013-03-22
US61/804,548 2013-03-22
US14/014,183 2013-08-29
US14/014,183 US9111624B2 (en) 2013-03-22 2013-08-29 Semiconductor memory device
PCT/JP2014/057025 WO2014148404A1 (en) 2013-03-22 2014-03-11 Semiconductor memory device

Publications (2)

Publication Number Publication Date
RU2015145289A RU2015145289A (ru) 2017-04-25
RU2618368C2 true RU2618368C2 (ru) 2017-05-03

Family

ID=51569037

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2015145289A RU2618368C2 (ru) 2013-03-22 2014-03-11 Полупроводниковое запоминающее устройство

Country Status (6)

Country Link
US (3) US9111624B2 (ru)
JP (1) JP2016517126A (ru)
CN (2) CN105378851B (ru)
RU (1) RU2618368C2 (ru)
TW (2) TWI590248B (ru)
WO (1) WO2014148404A1 (ru)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4741242B2 (ja) 2002-11-26 2011-08-03 アボット バイオセラピューティクス コーポレイション 新脈管形成を調節するα５β１インテグリンへのキメラ及びヒト化抗体
US7312320B2 (en) 2003-12-10 2007-12-25 Novimmune Sa Neutralizing antibodies and methods of use thereof
US20110038935A1 (en) 2007-12-06 2011-02-17 Marasco Wayne A Antibodies against influenza virus and methods of use thereof
US20120128684A1 (en) 2008-08-25 2012-05-24 Burnham Institute For Medical Research Conserved Hemagglutinin Epitope, Antibodies to the Epitope and Methods of Use
US20130040853A1 (en) 2010-01-21 2013-02-14 Dana-Farber Cancer Institute Inc. Context Specific Genetic Screen Platform to Aid in Gene Discovery and Target Validation
PT2812443T (pt) 2012-02-06 2019-09-05 Inhibrx Inc Anticorpos cd47 e métodos de utilização dos mesmos
US9441045B2 (en) 2012-05-04 2016-09-13 Dana-Farber Cancer Institute, Inc. Affinity matured anti-CCR4 humanized monoclonal antibodies and methods of use
EP2925782B1 (en) 2012-12-03 2020-01-22 NovImmune SA Anti-cd47 antibodies and methods of use thereof
EP4137518A1 (en) 2013-02-06 2023-02-22 Inhibrx, Inc. Non-platelet depleting and non-red blood cell depleting cd47 antibodies and methods of use thereof
EP4292657A3 (en) 2013-03-15 2024-03-20 Dana Farber Cancer Institute, Inc. Flavivirus neutralizing antibodies and methods of use thereof
EP3033356B1 (en) 2013-08-14 2020-01-15 Sachdev Sidhu Antibodies against frizzled proteins and methods of use thereof
EP3119804A2 (en) 2014-03-19 2017-01-25 Dana-Farber Cancer Institute, Inc. Immunogenetic restriction on elicitation of antibodies
US10131704B2 (en) 2014-04-25 2018-11-20 Dana-Farber Cancer Institute, Inc. Middle east respiratory syndrome coronavirus neutralizing antibodies and methods of use thereof
TWI695011B (zh) 2014-06-18 2020-06-01 美商梅爾莎納醫療公司 抗ｈｅｒ２表位之單株抗體及其使用之方法
CN107250160B (zh) 2014-10-06 2022-01-11 达纳－法伯癌症研究所公司 人源化cc趋化因子受体4 (ccr4)抗体及其使用方法
AU2016246065B2 (en) 2015-04-08 2021-06-03 Dana-Farber Cancer Institute, Inc. Humanized influenza monoclonal antibodies and methods of use thereof
US10556956B2 (en) 2015-05-01 2020-02-11 Dana-Farber Cancer Institute, Inc. Pharmaceutical compositions comprising humanized anti-CCR4 IgG4 antibody
CN105609129A (zh) * 2015-07-10 2016-05-25 上海磁宇信息科技有限公司 一种具有替换行或列的mram芯片及替换、读写方法
KR20170055222A (ko) * 2015-11-11 2017-05-19 삼성전자주식회사 리페어 단위 변경 기능을 가지는 메모리 장치 및 메모리 시스템
KR102413037B1 (ko) 2016-03-15 2022-06-23 메르사나 테라퓨틱스, 인코포레이티드 Napi2b 표적화된 항체-약물 접합체 및 이의 사용 방법
US9583211B1 (en) * 2016-06-01 2017-02-28 International Business Machines Coproration Incorporating bit write capability with column interleave write enable and column redundancy steering
CA3065008A1 (en) 2017-05-26 2018-11-29 Novimmune Sa Anti-cd47 x anti-mesothelin antibodies and methods of use thereof
US10410710B2 (en) * 2017-12-27 2019-09-10 Micron Technology, Inc. Systems and methods for performing row hammer refresh operations in redundant memory
JP7377590B2 (ja) 2018-03-14 2023-11-10 ノビミューン エスアー 抗ｃｄ３イプシロン抗体およびそれを使用する方法
WO2019232321A1 (en) 2018-06-01 2019-12-05 NanoView Biosciences, Inc. Compositions, systems, and methods for enhanced label-free and fluorescence - based detection of nanoparticles
KR20200091201A (ko) * 2019-01-22 2020-07-30 에스케이하이닉스 주식회사 메모리 시스템
CA3129818A1 (en) 2019-02-11 2020-08-20 Zumutor Biologics, Inc. Anti-clec2d antibodies and methods of use thereof
US20220275059A1 (en) 2019-02-20 2022-09-01 Harbour Antibodies Bv Antibodies
CN112447222B (zh) * 2019-09-03 2024-01-12 华邦电子股份有限公司 存储器装置及其更新方法
GB202003632D0 (en) 2020-03-12 2020-04-29 Harbour Antibodies Bv SARS-Cov-2 (SARS2, COVID-19) antibodies
WO2022006562A1 (en) 2020-07-03 2022-01-06 Dana-Farber Cancer Institute, Inc. Multispecific coronavirus antibodies
IL305828A (en) 2021-03-22 2023-11-01 Novimmune Sa Bispecific antibodies targeting CD47 and PD-L1 and methods of using them
JP2024511137A (ja) 2021-03-22 2024-03-12 ノビミューン エスアー Ｃｄ４７およびｐｄ－ｌ１を標的とする二重特異性抗体ならびにその使用方法
WO2023036982A1 (en) 2021-09-10 2023-03-16 Harbour Antibodies Bv Anti-sars2-s antibodies
GB202112935D0 (en) 2021-09-10 2021-10-27 Harbour Antibodies Bv Sars-cov-2 (sars2, covid-19) heavy chain only antibodies
WO2023081471A1 (en) 2021-11-05 2023-05-11 Dana-Farber Cancer Institute, Inc. Human broadly crossreactive influenza monoclonal antibodies and methods of use thereof
CA3238936A1 (en) 2021-11-24 2023-06-01 Wayne A. Marasco Antibodies against ctla-4 and methods of use thereof
US11954338B2 (en) * 2021-12-07 2024-04-09 Micron Technology, Inc. Shared components in fuse match logic
CA3241395A1 (en) 2021-12-17 2023-06-22 Barbel SCHROFELBAUER Antibodies and uses thereof
CA3241407A1 (en) 2021-12-17 2023-06-22 Dana-Farber Cancer Institute, Inc. Platform for antibody discovery
WO2023178357A1 (en) 2022-03-18 2023-09-21 Evolveimmune Therapeutics, Inc. Bispecific antibody fusion molecules and methods of use thereof
WO2024039672A2 (en) 2022-08-15 2024-02-22 Dana-Farber Cancer Institute, Inc. Antibodies against msln and methods of use thereof
WO2024039670A1 (en) 2022-08-15 2024-02-22 Dana-Farber Cancer Institute, Inc. Antibodies against cldn4 and methods of use thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5487040A (en) * 1992-07-10 1996-01-23 Texas Instruments Incorporated Semiconductor memory device and defective memory cell repair circuit
US6065090A (en) * 1995-04-04 2000-05-16 Memory Corporation Plc Memory management apparatus that replaces defective storage locations with functional storage locations
JP2001256795A (ja) * 2000-03-13 2001-09-21 Toshiba Corp 半導体記憶装置
WO2004051669A2 (en) * 2002-11-29 2004-06-17 Mosaid Technologies Incorporated Method and apparatus for replacing defective rows in a semiconductor memory array
RU2259604C2 (ru) * 1999-12-28 2005-08-27 Мацусита Электрик Индастриал Ко., Лтд. Плата полупроводниковой памяти, устройство воспроизведения, устройство записи, способ воспроизведения, способ записи и считываемый посредством компьютера носитель информации
US20120327724A1 (en) * 2011-06-27 2012-12-27 Fujitsu Semiconductor Limited Semiconductor memory with redundant word lines, system, and method of manufacturing semiconductor memory

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2567180B2 (ja) 1992-03-23 1996-12-25 株式会社東芝 半導体メモリ
US5740114A (en) * 1992-03-23 1998-04-14 Matsushita Electric Industrial Co., Ltd. Redundant memory cell selecting circuit having fuses coupled to memory cell group address and memory cell block address
JP3979716B2 (ja) * 1998-01-06 2007-09-19 富士通株式会社 クロック同期型メモリ装置及びそのスケジューラ回路
JPH11317092A (ja) * 1998-05-08 1999-11-16 Oki Electric Ind Co Ltd 半導体記憶装置
JP2000048567A (ja) 1998-05-22 2000-02-18 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2000113695A (ja) * 1998-10-01 2000-04-21 Mitsubishi Electric Corp 同期型半導体記憶装置
JP4535563B2 (ja) * 2000-04-28 2010-09-01 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4184586B2 (ja) * 2000-09-28 2008-11-19 株式会社東芝 半導体記憶装置
JP4577334B2 (ja) * 2000-11-27 2010-11-10 株式会社日立製作所 半導体装置
US6563743B2 (en) 2000-11-27 2003-05-13 Hitachi, Ltd. Semiconductor device having dummy cells and semiconductor device having dummy cells for redundancy
JP2002216481A (ja) * 2001-01-19 2002-08-02 Hitachi Ltd 半導体集積回路装置
KR100388208B1 (ko) * 2001-05-25 2003-06-19 주식회사 하이닉스반도체 반도체 메모리 장치의 리던던시 회로
JP2004013961A (ja) * 2002-06-04 2004-01-15 Mitsubishi Electric Corp 薄膜磁性体記憶装置
US7174477B2 (en) * 2003-02-04 2007-02-06 Micron Technology, Inc. ROM redundancy in ROM embedded DRAM
JP2005276276A (ja) * 2004-03-23 2005-10-06 Toshiba Corp 半導体集積回路装置
JP4284247B2 (ja) * 2004-08-13 2009-06-24 株式会社東芝 不揮発性半導体記憶装置
CN1787412B (zh) * 2004-12-08 2010-05-05 中兴通讯股份有限公司 一种基于双端ram的时分复用的au指针解释器
JP5018074B2 (ja) * 2006-12-22 2012-09-05 富士通セミコンダクター株式会社 メモリ装置，メモリコントローラ及びメモリシステム
US20080192543A1 (en) * 2007-02-12 2008-08-14 Qimonda North America Corp. Method and Apparatus for Selecting Redundant Memory Cells
US7778070B2 (en) * 2007-06-29 2010-08-17 Qimonda Ag Memory with dynamic redundancy configuration
JP2009043328A (ja) * 2007-08-08 2009-02-26 Toshiba Corp 半導体集積回路
US7609579B2 (en) * 2007-11-21 2009-10-27 Etron Technology Inc. Memory module with failed memory cell repair function and method thereof
JP5449670B2 (ja) * 2007-12-25 2014-03-19 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置、および冗長領域のリフレッシュ方法
JP5181698B2 (ja) * 2008-01-30 2013-04-10 富士通セミコンダクター株式会社 半導体メモリおよび半導体メモリの製造方法
JP2010198694A (ja) 2009-02-26 2010-09-09 Elpida Memory Inc 半導体記憶装置及び半導体記憶装置における置換アドレスの判定方法
JP5560463B2 (ja) * 2010-05-21 2014-07-30 ルネサスエレクトロニクス株式会社 半導体装置
JP2012109329A (ja) * 2010-11-16 2012-06-07 Elpida Memory Inc 半導体装置及びその制御方法
KR101180408B1 (ko) * 2011-01-28 2012-09-10 에스케이하이닉스 주식회사 반도체 집적회로 및 그 제어 방법
JP2013051016A (ja) * 2011-08-31 2013-03-14 Elpida Memory Inc 半導体装置
TW201327567A (zh) * 2011-09-16 2013-07-01 Mosaid Technologies Inc 具有包含專用的冗餘區域之層之記憶體系統
KR20130096493A (ko) * 2012-02-22 2013-08-30 삼성전자주식회사 반도체 장치의 안티퓨즈 회로 및 그 안티퓨즈 회로의 내부 회로블록 테스팅 방법
US8817560B2 (en) * 2012-06-12 2014-08-26 SK Hynix Inc. Semiconductor memory device having redundant fuse circuit
KR20140026837A (ko) * 2012-08-23 2014-03-06 에스케이하이닉스 주식회사 반도체 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5487040A (en) * 1992-07-10 1996-01-23 Texas Instruments Incorporated Semiconductor memory device and defective memory cell repair circuit
US6065090A (en) * 1995-04-04 2000-05-16 Memory Corporation Plc Memory management apparatus that replaces defective storage locations with functional storage locations
RU2259604C2 (ru) * 1999-12-28 2005-08-27 Мацусита Электрик Индастриал Ко., Лтд. Плата полупроводниковой памяти, устройство воспроизведения, устройство записи, способ воспроизведения, способ записи и считываемый посредством компьютера носитель информации
JP2001256795A (ja) * 2000-03-13 2001-09-21 Toshiba Corp 半導体記憶装置
WO2004051669A2 (en) * 2002-11-29 2004-06-17 Mosaid Technologies Incorporated Method and apparatus for replacing defective rows in a semiconductor memory array
US20120327724A1 (en) * 2011-06-27 2012-12-27 Fujitsu Semiconductor Limited Semiconductor memory with redundant word lines, system, and method of manufacturing semiconductor memory

Also Published As

Publication number Publication date
USRE48178E1 (en) 2020-08-25
US20140286086A1 (en) 2014-09-25
US9111624B2 (en) 2015-08-18
CN109378029B (zh) 2022-08-16
US9502140B2 (en) 2016-11-22
CN109378029A (zh) 2019-02-22
CN105378851A (zh) 2016-03-02
US20150318061A1 (en) 2015-11-05
TW201619964A (zh) 2016-06-01
JP2016517126A (ja) 2016-06-09
TWI528365B (zh) 2016-04-01
TW201503129A (zh) 2015-01-16
RU2015145289A (ru) 2017-04-25
CN105378851B (zh) 2018-11-09
WO2014148404A1 (en) 2014-09-25
TWI590248B (zh) 2017-07-01

Similar Documents

Publication Publication Date Title
RU2618368C2 (ru) Полупроводниковое запоминающее устройство
US9536621B2 (en) Nonvolatile memory
US9069719B2 (en) Method and system for providing a smart memory architecture
EP3129987B1 (en) Soft post package repair of memory devices
TWI543191B (zh) 用於記憶體之目標更新之裝置及方法
US8625339B2 (en) Multi-cell per memory-bit circuit and method
RU2682387C1 (ru) Полупроводниковое запоминающее устройство
CN107103934B (zh) 半导体器件及其驱动方法
US20190304564A1 (en) Memory devices having a read function of data stored in a plurality of reference cells
CN105989893B (zh) 半导体器件
US8797808B2 (en) Semiconductor device and semiconductor memory device
US11581035B2 (en) Systems, devices, and methods for efficient usage of IO section breaks in memory devices
KR20150092451A (ko) 반도체 메모리 장치
US8422327B2 (en) Semiconductor device having nonvolatile memory element and manufacturing method thereof
US8699256B2 (en) Semiconductor device having nonvolatile memory elements
KR102547107B1 (ko) 메모리 장치 및 이를 포함하는 시스템
US10943949B2 (en) Semiconductor storage device
US20190311778A1 (en) Fuse rupture method and semiconductor device related to a rupture operation

Legal Events

Date Code Title Description
PC41 Official registration of the transfer of exclusive right

Effective date: 20170904

PC43 Official registration of the transfer of the exclusive right without contract for inventions

Effective date: 20220420