JP2009043328A - 半導体集積回路 - Google Patents
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Abstract
【課題】救済情報保存用デバイスのサイズを抑え、メモリマクロ間の配線を容易にした上で、高速化に有利な半導体集積回路を提供する。
【解決手段】半導体集積回路は、複数のメモリセルを有するメインメモリセルアレイ11Mと、複数の冗長セルを有する冗長メモリアレイ11Rと、冗長救済機構20とを備えたメモリマクロ10-1と、前記メモリマクロを識別するメモリ識別情報MIDを格納する不揮発性記憶素子25を有する救済情報解析回路12-1と、少なくともメモリ識別情報と救済情報とから構成された単位救済情報SIを前記救済情報解析回路に転送する救済情報転送回路14とを具備し、前記救済情報解析回路は、転送された単位救済情報中の前記メモリ識別情報と前記不揮発性記憶素子が格納する前記メモリ識別情報とが一致する場合に、その転送された単位救済情報中の前記救済情報を自身へ取り込み、前記冗長救済機構を持つメモリマクロへ救済情報を出力し、前記メモリマクロの冗長救済機構により、メモリマクロの冗長救済を行う。
【選択図】図1
【解決手段】半導体集積回路は、複数のメモリセルを有するメインメモリセルアレイ11Mと、複数の冗長セルを有する冗長メモリアレイ11Rと、冗長救済機構20とを備えたメモリマクロ10-1と、前記メモリマクロを識別するメモリ識別情報MIDを格納する不揮発性記憶素子25を有する救済情報解析回路12-1と、少なくともメモリ識別情報と救済情報とから構成された単位救済情報SIを前記救済情報解析回路に転送する救済情報転送回路14とを具備し、前記救済情報解析回路は、転送された単位救済情報中の前記メモリ識別情報と前記不揮発性記憶素子が格納する前記メモリ識別情報とが一致する場合に、その転送された単位救済情報中の前記救済情報を自身へ取り込み、前記冗長救済機構を持つメモリマクロへ救済情報を出力し、前記メモリマクロの冗長救済機構により、メモリマクロの冗長救済を行う。
【選択図】図1
Description
この発明は、半導体集積回路に関し、例えば、メモリマクロが埋め込まれた半導体集積回路あるいはメモリマクロを含むシステムにおけるメモリマクロの救済(リダンダンシ)技術等に関するものである。
半導体集積回路において、埋め込みのメモリマクロ(メモリデバイス)は最も微細な設計を行っており、製造過程における物理的な欠陥が起こりやすい部分である。一方、メモリマクロは回路が規則的であるため、欠陥箇所の特定がランダム論理部分に比べ容易であり、また欠陥部分を冗長構成により救済して、集積回路を良品の状態にして出荷する冗長救済技術も一般的に用いられている。救済すべき欠陥箇所は製造された集積回路ごとに異なるため、この救済箇所情報を集積回路ひとつずつに対して持たなければならない。この情報の保存には、一回のみプログラム可能なヒューズデバイスや、書き換え可能な不揮発性記憶デバイスなどが用いられる。
ひとつのメモリマクロに対する救済箇所情報は複数のビットが必要となり、そのビット数はメモリマクロの種類や、ワード数・ビット幅などの構成により異なってくる。例えば、最も単純な実装では、これら必要ビット数分の記憶できる保存用デバイスを、集積回路上に持つことにより、これを実現できる。しかし実際の製造過程において、欠陥を持つメモリマクロの数は、全体のメモリマクロ数に比して極めて少なく、例えば、全体数百に対し1から3デバイス程度であることが多い。このため、全てのメモリマクロを救済可能とすることを前提として救済箇所情報の保存用デバイスを集積回路上に持つことは、面積コスト上からは不経済である。
これを解決するために、保存用デバイスの必要記憶ビット数を削減するように、救済箇所情報の他に、その救済箇所情報がどのメモリマクロに対するものかを認識させるためのデバイス認識情報を持たせる構成が提案されている。この構成により、ひとつのメモリマクロあたりに必要な保存デバイスのサイズは増加するが、最大必要と見積もられる救済情報数のみの情報を保存すればよいので、全てのメモリマクロに対する情報を保存するのに比べて、大きく削減することができる。
ここで、この削減された保存情報から実際に救済すべきメモリマクロにデータを与える方法にはいくつかのバリエーションが考えられる。例えば、基本的には各保存情報のメモリマクロ識別情報部分から、対応するメモリマクロにのみ必要な救済情報を与える構成が必要となる。例えば、救済情報保存用デバイスの出力部にデコード回路を設け、デバイス識別情報の示すメモリマクロに所望の救済情報を与え、それ以外の欠陥のないメモリマクロには救済なしの情報を与える構成が考えられる。救済情報保存デバイスからメモリマクロへのデータの転送は、パラレルに行われても良いし、シリアルであってもよい。しかし、上記構成では、メモリマクロ(メモリデバイス)の数や構成に変更があった場合に、デコード回路の再作成を行わなければならないという問題がある。
上記問題を解決する構成として、例えば、メモリマクロ(メモリデバイス)のそれぞれに救済情報解析回路を設ける構成が提案されている。この構成であると、メモリマクロの数や構成に変更があった場合であっても、救済情報解析回路を追加あるいは削除するのみで良い。そのため、メモリマクロの数や構成に変更があった場合であっても、デコード回路の再作成を行う必要がない。
しかしながら、上記構成では、メモリマクロの救済情報のビット数が異なる場合に、救済情報の転送をメモリマクロごとに複数回繰り返すことが必要である。そのため、例えば、単位救済情報の転送に異なるビット数分のクロックが更に必要となり、さらにシステム全体として転送すべき救済情報の数分だけ単位救済情報の転送を繰り返す必要がある。そのため、救済情報の転送高速化に不利であるという問題があった。
上記のように、従来の半導体集積回路は、高速化に不利であるという問題があった。
また、単位救済情報をバスによって転送する方法もある(例えば特許文献1参照。)しかし、この方法では、この場合チップ内の配線が煩雑になり、また、メモリマクロの数が多い場合、バスからデータを取り込む制御が複雑になる。
特開2003−85994号公報
この発明は、救済情報保存用デバイスのサイズを抑え、メモリマクロ間の配線を容易にした上で、救済情報の転送の高速化に有利な半導体集積回路を提供する。
この発明の一態様によれば、複数のメモリセルを有するメインメモリセルアレイと、複数の冗長セルを有する冗長メモリアレイと、冗長救済機構とを備えるメモリマクロと、前記メモリマクロを識別するメモリ識別情報を格納する不揮発性記憶素子を有する救済情報解析回路と、少なくともメモリ識別情報と救済情報とから構成された単位救済情報を前記救済情報解析回路に転送する救済情報転送回路とを具備し、前記救済情報解析回路は、転送された単位救済情報中の前記メモリ識別情報と前記不揮発性記憶素子が格納する前記メモリ識別情報とが一致する場合に、その転送された単位救済情報中の前記救済情報を自身へ取り込み、前記冗長救済機構を持つメモリマクロへ救済情報を出力し、前記メモリマクロの冗長救済機構により、メモリマクロの冗長救済を行う半導体集積回路を提供できる。
この発明の一態様によれば、複数のメモリセルを有するメインメモリセルアレイと、複数の冗長セルを有する冗長メモリアレイと、冗長救済機構とを備えるメモリマクロと、前記メモリマクロを識別するメモリ識別情報を格納するレジスタを有する救済情報解析回路と、少なくともメモリ識別情報と救済情報とから構成された単位救済情報を前記救済情報解析回路に転送する救済情報転送回路と、前記レジスタに格納される前記メモリ識別情報を生成し、生成した前記メモリ識別情報を前記レジスタに転送するメモリ識別情報生成回路とを具備し、前記救済情報解析回路は、転送された単位救済情報中の前記メモリ識別情報と前記レジスタが格納する前記メモリ識別情報とが一致する場合に、その転送された単位救済情報中の前記救済情報を自身へ取り込み、前記冗長救済機構を持つメモリマクロへ救済情報を出力し、前記メモリマクロの冗長救済機構により、メモリマクロの冗長救済を行う半導体集積回路を提供できる。
この発明によれば、救済情報保存用デバイスのサイズを抑え、メモリマクロ間の配線を容易にした上で、救済情報の転送の高速化に有利な半導体集積回路が得られる。
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
[第1の実施形態]
図1乃至図7を用いて、この発明の第1の実施形態に係る半導体集積回路を説明する。
図1乃至図7を用いて、この発明の第1の実施形態に係る半導体集積回路を説明する。
<1.全体構成例>
まず、図1を用いてこの実施形態に係る半導体集積回路の全体構成例を説明する。図示するように、本例に係る半導体集積回路は、ヒューズボックス15,救済情報転送回路14,およびメモリブロックB1を備えている。
まず、図1を用いてこの実施形態に係る半導体集積回路の全体構成例を説明する。図示するように、本例に係る半導体集積回路は、ヒューズボックス15,救済情報転送回路14,およびメモリブロックB1を備えている。
ヒューズボックス15は、“0”情報または“1”情報が記憶可能な複数のヒューズにより構成され、本例では、8ビット(8bit)の単位救済情報が記憶されている。ヒューズは、例えば、一回のみプログラム可能なヒューズデバイスや、書き換え可能な不揮発性記憶デバイス等が用いられる。
単位救済情報SIは、目印情報FD(1bit),メモリ識別情報MID(2bit),および救済情報RDD(5bit)により構成されている。
目印情報FDは、後述するように、救済情報解析回路12−1〜12−3中のステートマシンが状態遷移を開始するための目印となる情報である。即ち、本例の場合、目印情報FDに“1”が付加されていた場合、ステートマシンは状態遷移を開始する。
メモリ識別情報MIDは、メモリマクロ10−1〜10−3を識別するための情報であって、メモリマクロ10−1〜10−3に固有の情報である。例えば、本例の場合、メモリマクロ10−1のメモリ識別情報MIDは“01”であり、メモリマクロ10−2のメモリ識別情報MIDは“10”,メモリマクロ10−3のメモリ識別情報MIDは“11”である。
救済情報RDDは、メモリマクロ10−1〜10−3における冗長アドレス等のリダンダンシ情報である。
救済情報転送回路14は、上記単位救済情報SIを、救済情報解析回路12−1〜12−3に転送する。
メモリブロックB1は、メモリマクロ10−1〜10−3と、救済情報解析回路12−1〜12−3により構成されている。
メモリマクロ10−1〜10−3は、後述するように、複数のメモリセルを有するメインメモリセルアレイと、複数の冗長セルを有する冗長メモリセルアレイと、メインメモリセルアレイに不良セルが存在する場合に冗長メモリセルアレイに置き換えることのできる冗長救済機構を備えている。また、本例では、メモリマクロ10−1〜10−3は、SRAM(Static Random Access Memory)である(SRAM1〜SRAM3)。
救済情報解析回路12−1〜12−3は、少なくともメモリマクロ10−1〜10−3を識別するメモリ識別情報MIDを格納する不揮発性記憶素子(図示せず)を備えている。
また、救済情報解析回路12−1〜12−3は、転送された単位救済情報SI中のメモリ識別情報MIDと不揮発性記憶素子が格納するメモリ識別情報とが一致する場合に、その転送された単位救済情報SI中の救済情報RDDを自身へ取り込み、救済情報RDDを出力し、メモリマクロの冗長救済機構により、メモリマクロの冗長救済を行う。
<2.メモリマクロの構成例>
次に、図2を用いて、メモリマクロの構成例について説明する。本例では、メモリマクロ10−1(SRAM1)を一例に挙げて説明する。
次に、図2を用いて、メモリマクロの構成例について説明する。本例では、メモリマクロ10−1(SRAM1)を一例に挙げて説明する。
図示するように、メモリマクロ10−1は、メインメモリセルアレイ11M,冗長メモリセルアレイ11R,プリチャージ回路16,I/O回路17,ロウデコーダ18,カラムデコーダ19,および冗長救済回路20により構成されている。
メインメモリセルアレイ11Mは、ワード線WLとビット線対BL0〜BLi-1との交差位置にマトリクス状に配置されたメモリセルMC、およびセレクタ21M-0〜21M-m-1を備えている。上記セレクタ21M-0〜21M-m-1は、カラムアドレスによりそれぞれ1つのビット線対を選択し、I/O幅分のメモリセルMCを一括してアクセスする。
冗長メモリセルアレイ11Rは、冗長ワード線RWLと冗長ビット線対RBL0〜RBLi-1との交差位置にマトリクス状に配置された冗長セルRMC、およびセレクタ21R-0〜21R-m-1を備えている。上記セレクタ21R-0〜21R-n-1は、同様に、カラムアドレスによりそれぞれ1つのビット線対を選択し、I/O幅分のメモリセルMCを一括してアクセスする。
プリチャージ回路16は、ビット線対BL0〜BLi-1および冗長ビット線対RBL0〜RBLi-1の一端に配置され、ビット線対BL0〜BLi-1および冗長ビット線対RBL0〜RBLi-1に所定のタイミングで所定の電圧を印加する。
I/O回路17は外部との入出力を行う回路である。
ロウデコーダ(Row decoder)18は、ワード線WLおよび冗長ワード線RWLの一端に配置され、ワード線WLおよび冗長ワード線RWLを選択する。
カラムコーダ(Column decoder)19は、セレクタ21M-0〜21M-m-1および21R-0〜21R-n-1の一端に配置され、カラムアドレスによりセレクタ21M-0〜21M-m-1および21R-0〜21R-n-1の切り替えを行う。
救済回路(冗長救済機構)20は、リダンダンシ動作の際に、救済情報解析回路12−1から転送される情報に従い、内部の選択回路20aを制御する。
選択回路20aは、救済回路20の制御に従い、メインメモリセルアレイ11Mおよび冗長メモリセルアレイ11Rとロウデコーダ17とを選択的に接続する。本例の場合、選択回路20aは、メインスイッチSWM<0>〜SWM<m−1>により構成されている。例えば、メインスイッチSWM<0>〜SWM<m−1>は、2to1セレクタなどにより構成可能である。また、図示するように、選択回路20aは、不良セルが全く発生しない場合や、リダンダンシ動作が行われる前等では、メインメモリセルアレイ11Mのみを選択(SWN<0>〜SWM<m−1>により、MI/O<0>〜MI/O<m−1>がI/O<0>〜I/O<m−1>に接続された状態)とする。
尚、本例の場合、上記メモリセルMCおよび冗長セルRMCは、図示しないが、転送トランジスタ(Transfer Tr)、およびデータ記憶を行うようにフリップフロップ接続されたインバータ回路により構成されたSRAMセルである。
<3.救済情報解析回路の構成例>
次に、図3を用いて、救済情報解析回路の構成例について説明する。本例では、救済情報解析回路12−1を一例に挙げて説明する。救済情報解析回路12−1は、シフトインデータSIとして上記の単位救済情報が入力され、シフトアウトデータSOとして単位救済情報を出力する。また、リセット信号RST_Xが入力されると初期状態にリセットされる。
次に、図3を用いて、救済情報解析回路の構成例について説明する。本例では、救済情報解析回路12−1を一例に挙げて説明する。救済情報解析回路12−1は、シフトインデータSIとして上記の単位救済情報が入力され、シフトアウトデータSOとして単位救済情報を出力する。また、リセット信号RST_Xが入力されると初期状態にリセットされる。
図示するように、救済情報解析回路12−1は、データ転送用レジスタfd_sr,メモリ識別情報格納用レジスタmidr_sr,救済情報格納用レジスタrddr_sr,ステートマシン22,不揮発性記憶素子25,XNOR回路23,AND回路24を備えている。尚、上記の回路は、全て同期回路であるが、クロック信号の図示は省略している。
データ転送用レジスタfd_srは、転送された単位救済情報SIを1ビットずつ一旦格納し、次の回路へ出力する。
メモリ識別情報格納用レジスタmidr_srは、転送された単位救済情報SIのうち、メモリ識別情報MIDを格納する。本例の場合、メモリ識別情報格納用レジスタmidr_srのビット数は、2ビットであるが、例えば、その他の任意のビット(mbit)でも良い。
救済情報格納用レジスタrddr_srは、転送された単位救済情報SIのうち、救済情報RDDを格納する。本例の場合、救済情報格納用レジスタrddr_srのビット数は、5ビットであるが、例えば、その他の任意のビット(nbit)でも良い。
ステートマシン22は、上記各レジスタmidr_sr,rddr_srへの情報の取り込み状態を決定する。ステートマシン22の入力はシフトインデータSIに接続され、出力はメモリ識別情報格納用レジスタmidr_srのシフトイネーブル信号およびAND回路24に接続されている。
不揮発性記憶素子25は、固定されたメモリ識別情報MIDを記憶している。不揮発性記憶素子25に記憶されるメモリ識別情報MIDは、例えば、設計段階等で付与されるものである。またこの不揮発性記憶素子は、ROM等のように、保持する値の“1”または“0”によって電源又はGNDに接続するような単純なもので良い。
XNOR回路23の入力は不揮発性素子25の出力およびメモリ識別情報格納用レジスタmidr_srの出力に接続されている。
AND回路24の入力はXNOR回路23の出力およびステートマシン22の出力に接続され、出力は救済情報格納用レジスタrddr_srのシフトイネーブル信号に接続されている。
上記XNOR回路23は、転送された単位救済情報SI中のメモリ識別情報MIDと不揮発性記憶素子25が格納するメモリ識別情報MIDとが一致するか否かを比較する比較回路を構成する。
尚、本例の場合、レジスタfd_srはシフトイネーブル信号SEが有効なときにデータをシフトするシフトレジスタであり、レジスタmidr_sr,rddr_srは、それぞれステートマシン22,AND回路24の出力が有効なときにシフトするシフトレジスタである。各レジスタfd_sr,midr_sr,rddr_srの入力にはシフトインデータSIが入力される。
また、メモリ識別情報格納用レジスタmidr_sr、救済情報格納用レジスタrddr_srのビット数は、本例の場合に限られず、ビット数が変わった場合でも同様の回路構成で実現できる。また、救済情報格納用レジスタrddr_srのビット数は、メモリマクロ毎にビット数が異なっていても良いが、説明を簡単にするために、以降では同じとする。救済情報格納用レジスタrddr_srのビット数が異なっている場合は、転送される救済情報RDDのうち上位のビットはシフト動作により押し出され、救済情報格納用レジスタrddr_srのビット数分の下位のビットが救済情報格納用レジスタrddr_srに残る。そのため、予め転送する救済情報RDDの下位のビットに、必要な救済情報を入れておくことにより対応する。
さらに、この実施形態の場合、不揮発性記憶素子25に記憶されているメモリ識別情報MIDは、固定値として記憶されているため、外部から制御の必要はない。
<4.ステートマシンの状態遷移>
次に、図4を用いて、ステーマシン(State machine)22の状態遷移について説明する。
次に、図4を用いて、ステーマシン(State machine)22の状態遷移について説明する。
ステーマシン22は、単位救済情報SIが入力される前、またはシフトインデータSIが“0”の場合は、休止状態(Idle)である。
続いて、ステートマシン22は、転送された単位救済情報SI中の目印となる目印情報FDに“1”が付加されている場合は、これを受けて状態遷移を開始し、メモリ情報取り込み状態に遷移する(MIDR状態)。メモリ情報取り込み状態は、(m-1) clockの間は、転送されるメモリ識別情報MIDをメモリ識別情報格納用レジスタmidr_srに取り込む状態である。メモリ識別情報取り込み状態のときは、midr_srのシフトイネーブル信号M_ENを“1”にし、単位救済情報SI中のメモリ識別情報MIDをmidr_srに取り込む。
続いて、ステートマシン22は、(n-1) clockの間は、転送される救済情報RDDを取り込む救済情報取り込み状態に遷移する(RDDR状態)。救済情報取り込み状態のときは、AND回路24の入力R_ENを“1”にし、メモリ識別情報格納用レジスタmidr_srと不揮発性記憶素子25が記憶するメモリ識別情報MIDとが一致する場合(midr_sr==MID)にのみ単位救済情報SI中の救済情報RDDをrddr_srに取り込む。一方、一致しない場合には、AND回路24のもう一方の入力が“0”となりrddr_srの内容は変化しない。
<5.リダンダンシ動作>
次に、図5乃至図7を用いて、この実施形態に係る半導体集積回路のリダンダンシ動作について説明する。この説明においては、図5に則して説明する。また、上記のように、メモリマクロ10−1〜10−3には、メモリの固有の識別情報MID“01”,“10”,“11”がそれぞれ付加されているものとする。
次に、図5乃至図7を用いて、この実施形態に係る半導体集積回路のリダンダンシ動作について説明する。この説明においては、図5に則して説明する。また、上記のように、メモリマクロ10−1〜10−3には、メモリの固有の識別情報MID“01”,“10”,“11”がそれぞれ付加されているものとする。
(Clock1〜2)
まず、救済情報転送回路14からメモリマクロ10−1用の単位救済情報SIとして、“1 01 11010“が転送された場合を想定する。この場合、クロックClock1〜2の間に、救済情報解析回路12−1〜12−3中のステートマシン22は、先頭の目印情報FD”1“を目印として、続くメモリ識別情報MID”01“を、メモリ識別情報用レジスタmidr_srに取り込む(midr_sr[0], midr_sr[1])。
まず、救済情報転送回路14からメモリマクロ10−1用の単位救済情報SIとして、“1 01 11010“が転送された場合を想定する。この場合、クロックClock1〜2の間に、救済情報解析回路12−1〜12−3中のステートマシン22は、先頭の目印情報FD”1“を目印として、続くメモリ識別情報MID”01“を、メモリ識別情報用レジスタmidr_srに取り込む(midr_sr[0], midr_sr[1])。
この際、図6に示すように、メモリマクロ10−1中のメインメモリセルアレイM11のI/OアドレスI/O 0には、不良セルが存在するものとする。この際には、置換を行わない。
(Clock3〜7)
続いて、ステートマシン22は、取り込んだメモリ識別情報MID”01“が、固有に付加されている不揮発性記憶素子25に記憶されているメモリ識別情報と一致した場合のみ、続く救済情報RDD”11010“を救済情報格納用レジスタrddr_srに取り込む(rddr_sr[0]〜rddr_sr[4])。一致しないメモリマクロ10−2、10−3においては、救済情報格納用レジスタrddr_srの値は保持される。
続いて、ステートマシン22は、取り込んだメモリ識別情報MID”01“が、固有に付加されている不揮発性記憶素子25に記憶されているメモリ識別情報と一致した場合のみ、続く救済情報RDD”11010“を救済情報格納用レジスタrddr_srに取り込む(rddr_sr[0]〜rddr_sr[4])。一致しないメモリマクロ10−2、10−3においては、救済情報格納用レジスタrddr_srの値は保持される。
この際、図7に示すように、ロウデコーダ17は、救済情報解析回路12−1から転送された救済情報RDD”11010“に従い、所定の置換を行い、救済を行う。
即ち、救済回路20は、メインスイッチSWM<0>を切り替えることにより、不良セルを含むメインメモリセルアレイに接続されたMI/O<0>を切り離し、隣接するMI/O 1に接続する。同様に、救済回路20は、順次、メインスイッチSWM<1>によりMI/O<1>からMI/O<1>へ,…,メインスイッチSWM<m−1>によりMI/O<m−1>からRI/O<0>へ切り替える。そのため、不良セルを含むI/OアドレスI/O 0に対応するメインメモリセルアレイを、不良セルを含まないI/OアドレスI/O 1に対応するメモリセルアレイに置換でき、救済することができる。
(Clock8〜15)
続いて、連続してメモリマクロ10−3用の単位救済情報SI“1 11 11110”を、救済情報転送回路14から転送された場合も、上記と同様の動作を行う。対象のメモリマクロ10−3に単位救済情報SI中の救済情報RDDが転送され、またそれ以外のメモリマクロ10−1,10−2は、それぞれそれ以前に転送された救済情報RDDと初期状態を保持する。
続いて、連続してメモリマクロ10−3用の単位救済情報SI“1 11 11110”を、救済情報転送回路14から転送された場合も、上記と同様の動作を行う。対象のメモリマクロ10−3に単位救済情報SI中の救済情報RDDが転送され、またそれ以外のメモリマクロ10−1,10−2は、それぞれそれ以前に転送された救済情報RDDと初期状態を保持する。
尚、この説明において、図5では全ての救済情報解析回路12−1〜12−3が同時刻で動作している。しかし、実際にはメモリマクロ10−1〜10−3がシリアル接続されるため、メモリマクロ10−1に比べて、メモリマクロ10−3は、2クロック(2 clock)、メモリマクロ10−2は1クロック(1 clock)早い時刻で動作を行う。また、転送に必要となるclock数は、単位救済情報SIの長さをk、転送すべき単位救済情報SIの個数をl、シリアル接続されたメモリマクロの数をmとした場合、(k × l + m)clock となる。
<6.この実施形態に係る効果>
この実施形態に係る半導体集積回路およびそのリダンダンシ動作によれば、少なくとも下記(1)乃至(3)の効果が得られる。
この実施形態に係る半導体集積回路およびそのリダンダンシ動作によれば、少なくとも下記(1)乃至(3)の効果が得られる。
(1)高速化に有利である。
上記のように、本例に係る救済情報解析回路12−1〜12−3は、転送された単位救済情報SI中のメモリ識別情報MIDと不揮発性記憶素子25が格納するメモリ識別情報とが一致する場合に、その転送された単位救済情報SI中の救済情報RDDを自身へ取り込み、救済情報RDDに従い冗長セルRMCへの置換を行って、メモリマクロ10−1〜10−3の救済を行うことができる。
上記のように、本例に係る救済情報解析回路12−1〜12−3は、転送された単位救済情報SI中のメモリ識別情報MIDと不揮発性記憶素子25が格納するメモリ識別情報とが一致する場合に、その転送された単位救済情報SI中の救済情報RDDを自身へ取り込み、救済情報RDDに従い冗長セルRMCへの置換を行って、メモリマクロ10−1〜10−3の救済を行うことができる。
そのため、メモリマクロ10−1〜10−3の単位救済情報SIのビット数が異なる場合であっても、単位救済情報SIの転送をメモリマクロごとに複数回繰り返す必要がなく、一回で良い。従って、例えば、単位救済情報SIの転送に異なるビット数分のクロックが必要となることもなくクロック数を削減できる。さらに、システム全体として転送すべき単位救済情報SIの数分だけ単位救済情報SIの転送を繰り返す必要もないため、単位救済情報SIの転送を一回で済ますことができる。
その結果、本例に係る構成によれば、高速化に有利である。
(2)小型化に有利である。
また、救済情報の転送を、メモリマクロの数だけ複数回繰り返すことが必要な構成であると、単位救済情報に、メモリマクロの数に対応したビットがさらに必要である。例えば、後述する比較例では、8bitに加えさらに (R1 + R2 + R3)bitが必要である。そのため、ヒューズボックスの面積が増大し、システム全体として占有面積が増大する。
また、救済情報の転送を、メモリマクロの数だけ複数回繰り返すことが必要な構成であると、単位救済情報に、メモリマクロの数に対応したビットがさらに必要である。例えば、後述する比較例では、8bitに加えさらに (R1 + R2 + R3)bitが必要である。そのため、ヒューズボックスの面積が増大し、システム全体として占有面積が増大する。
一方、本例に係る構成では、メモリマクロの数に対応したビット(R1 + R2 + R3)bitを削減することができる。そのため、ヒューズボックス15の面積を低減できる点で、システム全体の小型化に有利である。例えば、比較例と比べた場合、(8 + R1 + R2 + R3 = 23)bit(Clock)に対し、本例では8bit(Clock)とすることができる。その結果、1/3程度にビット数(クロック数)を低減できる。
(3)製造コストの低減に有利である。
本例に係る構成であると、メモリマクロ10−1〜10−3の数や構成に変更があった場合であっても、救済情報解析回路12−1〜12−3を追加あるいは削除するのみで良い。例えば、仮にさらにメモリマクロが1つ増加した場合であっても救済情報解析回路をさらに1つ追加すれば良い。同様に、仮にメモリマクロ10−1が減少した場合であっても救済情報解析回路12−1を削除すれば良い。
本例に係る構成であると、メモリマクロ10−1〜10−3の数や構成に変更があった場合であっても、救済情報解析回路12−1〜12−3を追加あるいは削除するのみで良い。例えば、仮にさらにメモリマクロが1つ増加した場合であっても救済情報解析回路をさらに1つ追加すれば良い。同様に、仮にメモリマクロ10−1が減少した場合であっても救済情報解析回路12−1を削除すれば良い。
このように、メモリマクロの数や構成に変更があった場合であっても、メモリマクロ中のデコード回路等の再設計を行う必要がない点で、製造コストの低減に有利である。
また、本例では、単位救済情報SIをバスによって転送する構成ではない。そのため、この場合チップ内の配線が煩雑となることを防止でき、メモリマクロ10−1〜10−3間の配線を容易にすることができる。また、メモリマクロ10−1〜10−3の数が多い場合であっても、データを取り込む制御を複雑になることを防止できる点でも、メリットがある。
[変形例1(シリアル入力の一例)]
次に、第1の実施形態の変形例1に係る半導体記憶装置について、図8を用いて説明する。この変形例1は、単位救済情報SIがブロック内における救済情報解析回路12−1〜12−3,12−4〜12−6にシリアル(直列)に入力される一例に関する。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
次に、第1の実施形態の変形例1に係る半導体記憶装置について、図8を用いて説明する。この変形例1は、単位救済情報SIがブロック内における救済情報解析回路12−1〜12−3,12−4〜12−6にシリアル(直列)に入力される一例に関する。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図示するように、本変形例1に係る半導体集積回路は、一対のメモリマクロ10−4〜10−6および救済情報解析回路12−4〜12−6を3つ備えた第2メモリブロックB2を更に備えている点で、上記第1の実施形態と相違している。
メモリブロックB1,B2において救済情報解析回路12−1〜12−3、12−4〜12−6は全てシリアルに接続され、単位救済情報SIの入力端を共有することで、単位救済情報SIが救済情報解析回路12−1〜12−3、12−4〜12−6にシリアルに入力される。換言すると、メモリブロックB1、B2中の救済情報解析回路12−1〜12−3、12−4〜12−6には、同一の単位救済情報SIが同時に転送される。このように、メモリマクロ10−1〜10−3、メモリマクロ10−4〜10−6の救済情報解析回路12−1〜12−6は、それぞれシリアル接続されている一方で、メモリマクロ10−3とメモリマクロ10−6の入力は共通となっているため、単位救済情報SIはパラレル(並列)に転送される。
上記のように、この変形例1に係る半導体集積回路によれば、少なくとも上記(1)乃至(3)と同様の効果が得られる。
さらに、本変形例1に係る半導体集積回路は、一対のメモリマクロ10−4〜10−6および救済情報解析回路12−4〜12−6を3つ備えた第2メモリブロックB2を更に備えている。また、単位救済情報SIがブロック内における救済情報解析回路12−1〜12−3,12−4〜12−6にシリアルに入力される。
そのため、救済情報解析回路12−1〜12−3,12−4〜12−6が、それぞれ独立にリダンダンシ動作を行うことができ、全てのメモリマクロ10−1〜10−6をシリアル接続する構成ではない。
その結果、半導体集積回路内のあるメモリブロックに対して、電源を完全にオフにする等の電源制御を行う必要がある場合であっても、救済情報転送回路の変更が必要無い点や、通常の階層設計手法から特段の注意を必要としない点で有利である。上記電源を完全にオフにする等の電源制御は、例えば、低消費電力化等の理由により必要となる制御である。
例えば、本例の場合、メモリブロックB1の電源を完全にオフとした場合であっても、一方のメモリブロックB2には電源をオフしない場合と同じように、単位救済情報SIを転送することができる。そのため、電源のオン・オフによる救済情報転送回路の変更は必要なく、また、それぞれのブロック間の接続について注意する必要も無い。このように、本例に係る構成によれば、あるメモリブロックに対して、電源を完全にオフにする等の電源制御を行う必要がある場合であっても、並列に単位救済情報SIを転送するだけで容易に対応ができ、救済情報転送回路の変更が必要無い点や、通常の階層設計手法から特段の注意を必要としない点で有利である。
[変形例2(メモリ識別情報が共通である一例)]
次に、第1の実施形態の変形例2に係る半導体記憶装置について、図9を用いて説明する。この変形例2は、ブロックB2における不揮発性記憶素子25に記憶されるメモリ識別情報MIDが救済情報解析回路12−4〜12−6において共通である一例に関する。シリアルに入力される一例に関する。この説明において、上記変形例1と重複する部分の詳細な説明を省略する。
次に、第1の実施形態の変形例2に係る半導体記憶装置について、図9を用いて説明する。この変形例2は、ブロックB2における不揮発性記憶素子25に記憶されるメモリ識別情報MIDが救済情報解析回路12−4〜12−6において共通である一例に関する。シリアルに入力される一例に関する。この説明において、上記変形例1と重複する部分の詳細な説明を省略する。
図示するように、本変形例に係る半導体集積回路は、ブロックB2における不揮発性記憶素子25に記憶されるメモリ識別情報MIDが救済情報解析回路12−4〜12−6において共通であって、メモリブロックB2の容量がメモリブロックB1の容量よりも小さい点で、上記変形例1と相違している。例えば、メモリブロックB2の容量は1Kbit程度であって、メモリブロックB1の容量は64Kbit程度以上である。
また、メモリブロックB1中のメモリマクロ10−1〜10−3に対するメモリ識別情報MIDとしては、個別の”01”, “10”, “11” が付与されている。一方、メモリブロックB2中のメモリマクロ10−4〜10−6に対するメモリ識別情報MIDとしては、共通の”00”が付与されている(MID=“00”)。これにより、メモリ識別情報MID“00”の単位救済情報SIが転送された場合、メモリマクロ10−4〜10−6は、同じようにリダンダンシ動作を行う。即ち、例えば、不良セルが存在するのがメモリマクロ10−4のみであったとしても、メモリマクロ10−5,10−6も同様のリダンダンシ動作を行うことになる。しかしながら、冗長メモリセルアレイ11Rの試験があらかじめ行われており、それぞれのメモリマクロ10−4〜10−6が小容量で不良率の非常に小さい場合、これは特に問題とならない。
この理由は、以下のような背景による。即ち、半導体集積回路に集積されるメモリマクロの数は年々増加しており、それらに個別のメモリ識別情報MIDを付加する場合、メモリ識別情報MIDのためのビット数が多くなってしまう。また多くのメモリマクロが集積された場合、容量の小さいメモリマクロ10−4〜10−6も多くなることが予想され、これらのメモリマクロ10−4〜10−6の個々が不良する確率は非常に小さい。したがって、小容量のメモリマクロメモリマクロ10−4〜10−6を一括して救済処理しても歩留まり的に問題なく、これによりメモリ識別情報MIDのビット数を少なくできる。そのため、容量が小さいメモリブロックB2に対しては、メモリマクロ10−4〜10−6に同じメモリ識別情報MIDを一括して付与し、一括してリダンダンシ処理を行う。
上記のように、この変形例2に係る半導体集積回路によれば、少なくとも上記(1)乃至(3)と同様の効果が得られる。
さらに、本例によれば、容量が小さいメモリブロックB2に対しては、メモリマクロ10−4〜10−6に同じメモリ識別情報MIDを一括して付与し、一括してリダンダンシ処理を行う。
そのため、半導体集積回路に集積されるメモリマクロの数が増加し、それらに個別のメモリ識別情報MIDを付加する必要がある場合に対して有効である。
[第2の実施形態(メモリ識別情報生成回路を更に備える一例)]
次に、第2の実施形態に係る半導体記憶装置について、図10乃至図12を用いて説明する。この実施形態は、メモリ識別情報生成回路を更に備える一例に関する。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
次に、第2の実施形態に係る半導体記憶装置について、図10乃至図12を用いて説明する。この実施形態は、メモリ識別情報生成回路を更に備える一例に関する。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
<全体構成例>
まず、全体構成例について、図10を用いて説明する。図示するように、この実施形態に係る半導体集積回路は、メモリ識別情報生成回路30を更に備える点で、上記第1の実施形態と相違している。
まず、全体構成例について、図10を用いて説明する。図示するように、この実施形態に係る半導体集積回路は、メモリ識別情報生成回路30を更に備える点で、上記第1の実施形態と相違している。
メモリ識別情報生成回路30は、救済情報解析回路12−1〜12−3中のレジスタ(図示せず)に格納されるメモリ識別情報MIDを生成し、生成したメモリ識別情報MIDをID_SIとして上記レジスタに転送する。また、メモリ識別情報生成回路30は、メモリ識別情報MIDを入力するための制御信号ID_SEを生成する。メモリ識別情報MIDは固有であれば良く、連続した番号を割り振れば良い。例えば、救済情報解析回路12−1〜12−3にメモリ識別情報MIDとして、それぞれ”00”, “01”, “10” といった情報を割り当てれば良い。このメモリ識別情報生成回路30は、後述するように、比較的簡単な回路で構成できる。
上記のように、メモリ識別情報生成回路30を備えることで、半導体集積回路のチップ設計を階層化して行う場合等、メモリ識別情報MIDを重複なく付与することが困難な場合であっても、識別情報生成回路30により、固有のメモリ識別情報MIDを生成・転送することができる。
<救済情報解析回路の構成例>
次に、図11を用いて、本例の救済情報解析回路12−1を説明する。図示するように、上記第1の実施形態ではメモリ識別情報MIDが、不揮発性記憶素子25に固定されて記憶されている。そのため、メモリマクロごとにそれぞれことなる値のメモリ識別情報MIDを設計段階で付与する必要がある。
次に、図11を用いて、本例の救済情報解析回路12−1を説明する。図示するように、上記第1の実施形態ではメモリ識別情報MIDが、不揮発性記憶素子25に固定されて記憶されている。そのため、メモリマクロごとにそれぞれことなる値のメモリ識別情報MIDを設計段階で付与する必要がある。
これに対し、本例の構成では、メモリ識別情報MIDは設計段階で決定する必要がなく、メモリマクロの個数を区別できるbit数のメモリID用シフトレジスタmids_srを備えている点で、上記第1の実施形態と相違している。
メモリID用シフトレジスタmids_srは、シフトイネーブル信号ID_SEが有効になったとき、シフトインデータID_SIを取り込むと同時に、保持している内容をシフトアウトデータID_SOとして出力する。なお、クロック信号は、同様に省略している。その他の回路構成は、上記と同様である。
<メモリ識別情報生成回路の構成例>
次に、図12を用いて、メモリ識別情報生成回路30の構成例について説明する。メモリ識別情報生成回路30は、連続した番号のメモリ識別情報MIDを割り振るように構成されている。
次に、図12を用いて、メモリ識別情報生成回路30の構成例について説明する。メモリ識別情報生成回路30は、連続した番号のメモリ識別情報MIDを割り振るように構成されている。
本例では、メモリ識別情報生成回路30は、2つのカウンタ(CNT1, CNT2)31、32と1つの転送用レジスタ(R1)34、およびそれらを制御する制御回路33から構成される。全てのカウンタ31、32およびレジスタ34は、初期リセットにより“0”に初期化される。尚、リセット信号およびクロック信号の一部は省略している。
また、本実施形態では、メモリ識別情報MIDのビット数をN bitとしている。そのためカウンタ(CNT1)31のカウンタ32への出力CO(Carry Out)が、カウンタ(CNT2)32のイネーブルに接続されている。即ち、カウンタ(CNT1)31は、クロック毎にカウンタアップされる。
一方、カウンタ(CNT2)32は、N+1クロック毎にカウントアップされる。
制御回路33は、カウンタ(CNT1)31の内容が0〜N-1クロックのとき、MID転送用シフトレジスタ(R1)34に、シフト信号を出力し、レジスタR1の内容をシフトアウトするとともに、ID_SEを”H”にする。
続いて、カウンタ(CNT1)31の内容がNクロックとなったとき、レジスタR1にカウンタ(CNT2)32の内容を取り込む信号を生成し、このときID_SEが”L”となるようにする。
最後に、メモリ識別情報MID(max)が出力された以降、すなわち、カウンタ(CNT2)32の内容がmaxとなった以降は、ID_SEを常に”L”とする。
このように、この回路構成によれば、メモリ識別情報MIDを0から順番に生成・出力することができる。
<この実施形態に係る効果>
上記のように、この実施形態に係る半導体集積回路によれば、少なくとも上記(1)乃至(3)と同様の効果が得られる。さらに、本例によれば、下記(4)の効果が得られる。
上記のように、この実施形態に係る半導体集積回路によれば、少なくとも上記(1)乃至(3)と同様の効果が得られる。さらに、本例によれば、下記(4)の効果が得られる。
(4)半導体集積回路のチップ設計を階層化して行う場合等、メモリ識別情報MIDを重複なく付与することが困難な場合に有利である。
ここで、上記第1の実施形態に係る構成では、メモリマクロ10−1〜10−3に固有のメモリ識別情報MIDを設計段階で、不揮発性記憶素子25に付与する必要がある。このとき、チップ設計をメモリブロック毎に分割設計(階層設計)している場合には、それぞれのメモリブロック内で固有のメモリ識別情報を付与することは容易であるが、チップとして固有のメモリ識別情報MIDを付与することが難しい場合がある。
ここで、上記第1の実施形態に係る構成では、メモリマクロ10−1〜10−3に固有のメモリ識別情報MIDを設計段階で、不揮発性記憶素子25に付与する必要がある。このとき、チップ設計をメモリブロック毎に分割設計(階層設計)している場合には、それぞれのメモリブロック内で固有のメモリ識別情報を付与することは容易であるが、チップとして固有のメモリ識別情報MIDを付与することが難しい場合がある。
本例に係る半導体集積回路は、メモリ識別情報生成回路30を更に備えている。また、本例に係る救済情報解析回路12−1〜12−3は、メモリマクロの個数を識別できるbit数のメモリID用シフトレジスタmids_srを備えている。
そのため、メモリ識別情報MIDは設計段階で決定する必要がなく、例えば、システムのパワーオン時に、メモリ識別情報生成回路30により、救済情報解析回路12−1〜12−3に対しメモリ識別情報MIDを付与することができる。ただし、メモリ識別情報生成回路自体の設計を、階層設計が終わったチップ設計の最終段階で行う必要がある。
このように、本例の構成によれば、半導体集積回路のチップ設計を階層化して行う場合等、メモリ識別情報MIDを重複なく付与することが困難な場合であっても、識別情報生成回路30により、固有のメモリ識別情報MIDを生成・転送することができる点で有利である。
[変形例3(シリアル入力の一例)]
次に、第2の実施形態の変形例3に係る半導体記憶装置について、図13を用いて説明する。この変形例3は、単位救済情報SIおよびメモリ識別情報生成回路30の出力ID_SI,ID_SEがブロック内における救済情報解析回路12−1〜12−3,12−4〜12−6にシリアルに入力される一例に関する。この説明において、上記第2の実施形態と重複する部分の詳細な説明を省略する。
次に、第2の実施形態の変形例3に係る半導体記憶装置について、図13を用いて説明する。この変形例3は、単位救済情報SIおよびメモリ識別情報生成回路30の出力ID_SI,ID_SEがブロック内における救済情報解析回路12−1〜12−3,12−4〜12−6にシリアルに入力される一例に関する。この説明において、上記第2の実施形態と重複する部分の詳細な説明を省略する。
図示するように、本変形例3に係る半導体集積回路は、一対のメモリマクロ10−4〜10−6および救済情報解析回路12−4〜12−6を3つ備えた第2メモリブロックB2を更に備えている点で、上記第2の実施形態と相違している。
メモリブロックB1,B2において救済情報解析回路12−1〜12−3、12−4〜12−6は全てシリアルに接続され、単位救済情報SIの入力端を共有することで、単位救済情報SIが救済情報解析回路12−1〜12−3、12−4〜12−6にシリアルに入力される。換言すると、メモリブロックB1、B2中の救済情報解析回路12−1〜12−3、12−4〜12−6には、同一の単位救済情報SIが同時に転送される。このように、メモリマクロ10−1〜10−3、メモリマクロ10−4〜10−6の救済情報解析回路12−1〜12−6は、それぞれシリアル接続されている一方で、メモリマクロ10−3とメモリマクロ10−6の入力は共通となっているため、単位救済情報SIはパラレル(並列)に転送される。
一方、メモリ識別情報生成回路30の出力ID_SOは救済情報解析回路12−1〜12−6にシリアルに入力される。またメモリ識別情報生成回路30の出力ID_SEは救済情報解析回路12−1〜12−6の全てに入力される。このように接続することで、メモリマクロ10−1〜10−6に固有のメモリ識別情報MIDを付与できる。
上記のように、この実施形態に係る半導体集積回路によれば、少なくとも上記(1)乃至(4)と同様の効果が得られる。
さらに、本例によれば、半導体集積回路内のあるメモリブロックに対して、電源を完全にオフにする等の電源制御を行う必要がある場合であっても、救済情報転送回路の変更が必要無い点や、通常の階層設計手法から特段の注意を必要としない点で有利である。
例えば、本例の場合、メモリブロックB1の電源を完全にオフとした場合であっても、一方のメモリブロックB2には電源をオフしない場合と同じように、単位救済情報SIを転送することができる。そのため、電源のオン・オフによる救済情報転送回路の変更は必要なく、また、それぞれのブロック間の接続について注意する必要も無い。このように、本例に係る構成によれば、あるメモリブロックに対して、電源を完全にオフにする等の電源制御を行う必要がある場合であっても、並列に単位救済情報SIを転送するだけで容易に対応ができ、救済情報転送回路の変更が必要無い点や、通常の階層設計手法から特段の注意を必要としない点で有利である。ただし、本例の場合では、メモリ識別情報の転送経路に関しては、ブロック間接続に注意するか、メモリ識別情報の転送期間中すべてのメモリブロックの電源をオンにする必要がある。
[変形例4(メモリ識別情報を共通に付与する一例)]
次に、第2の実施形態の変形例4に係る半導体記憶装置について、図14、図15を用いて説明する。この変形例4は、ブロックB2における救済情報解析回路12−4〜12−6に転送するメモリ識別情報MIDがメモリ識別情報生成回路30により共通に付与される一例に関する。この説明において、上記変形例3と重複する部分の詳細な説明を省略する。
次に、第2の実施形態の変形例4に係る半導体記憶装置について、図14、図15を用いて説明する。この変形例4は、ブロックB2における救済情報解析回路12−4〜12−6に転送するメモリ識別情報MIDがメモリ識別情報生成回路30により共通に付与される一例に関する。この説明において、上記変形例3と重複する部分の詳細な説明を省略する。
図示するように、本変形例4に係る半導体集積回路は、ブロックB2における救済情報解析回路12−4〜12−6に転送するメモリ識別情報MIDがメモリ識別情報生成回路30により共通に付与され、メモリブロックB2の容量がメモリブロックB1の容量よりも小さい点で、上記変形例3と相違している。例えば、メモリブロックB2の容量は1Kbit程度であって、メモリブロックB1の容量は64Kbit程度以上である。
そのため、メモリブロックB2中のメモリマクロ10−4〜10−6に対するメモリ識別情報MIDとしては、共通のメモリ識別情報MID“00”が、メモリ識別情報生成回路30により付与されている(MID=“00”)。これにより、メモリ識別情報MID“00”の単位救済情報SIが転送された場合、メモリマクロ10−4〜10−6は、同じようにリダンダンシ動作を行う。即ち、例えば、不良セルが存在するのがメモリマクロ10−4のみであったとしても、メモリマクロ10−5,10−6も同様のリダンダンシ動作を行うことになる。しかしながら、冗長メモリセルアレイ11Rの試験があらかじめ行われており、それぞれのメモリマクロ10−4〜10−6が小容量で不良率の非常に小さい場合、上記に説明したように、これは特に問題とならない。
<メモリ識別情報生成回路の構成例>
次に、図15を用いて、本変形例4に係るメモリ識別情報生成回路30の構成例について説明する。
次に、図15を用いて、本変形例4に係るメモリ識別情報生成回路30の構成例について説明する。
メモリ識別情報生成回路30は、シーケンシャルに生成されたメモリ識別情報MIDの番号から選択して一部の番号を同じ番号に書き換える必要がある。
メモリ識別情報生成回路30は、ROMテーブル41を更に備えている点で、上記第2の実施形態と相違している。ROMテーブル41は、入力がカウンタ32の出力に接続され、出力がMID転送用シフトレジスタ34に接続されている。
このような構成により、本例に係るメモリ識別情報生成回路30は、カウンタ(CNT2)32の内容から、ROMテーブル41を用いて番号を変換することにより、同じ番号のメモリ識別情報MIDを生成する。尚、変換が比較的簡単な場合は、組合せ回路のみでも実現することが可能である。
上記のように、この変形例2に係る半導体集積回路によれば、少なくとも上記(1)乃至(4)と同様の効果が得られる。
さらに、本例によれば、容量が小さいメモリブロックB2に対しては、メモリマクロ10−4〜10−6に同じメモリ識別情報MIDを一括してメモリ識別情報生成回路30により付与でき、一括してリダンダンシ処理を行う。
そのため、半導体集積回路に集積されるメモリマクロの数が増加し、それらに個別のメモリ識別情報MIDを付加する必要がある場合に対して有効である。
[比較例]
次に、上記実施形態および変形例に係る半導体記憶装置と比較するために、比較例に係る半導体集積回路について、図16を用いて説明する。上記の説明と重複する部分の詳細な説明を省略する。
次に、上記実施形態および変形例に係る半導体記憶装置と比較するために、比較例に係る半導体集積回路について、図16を用いて説明する。上記の説明と重複する部分の詳細な説明を省略する。
この比較例に関わる構成は、救済情報解析回路12−1〜12−3が、ステートマシンを持たず、メモリ識別情報が一致した場合、救済情報RDDを取り込むと同時に、救済情報を全てクリアし次の救済情報解析回路へ出力する構成となっており、連続して救済情報を転送することができない。また、救済情報解析回路12−1〜12−3は内部に、それぞれR1〜R3 bitのレジスタを持っており、救済情報はこのレジスタを通して転送される。したがって、単位救済情報SIを転送するために、(8 + R1 + R2 + R3)クロックが必要となる。このため、全ての救済情報を転送するためには、(8 + R1 + R2 + R3)×(救済情報の個数)のクロックが必要となる。
例えばR1=5, R2=6, R3=7のとき、本比較例の場合、単位救済情報SIの転送に(8 + R1 + R2 + R3 = 26)クロックが必要であるのに対し、上記実施形態および変形例では(8 + 3 = 11)クロックとすることができる。その結果、上記実施形態および変形例では、1/2程度にクロック数を低減できる。
このように、比較例に係る半導体集積回路は、上記実施形態および変形例に係る半導体集積回路に比べ、単位救済情報SIの転送回数およびクロック数が増大するため、高速化に不利である。
さらに、比較例における救済情報転送回路は、ヒューズボックスに記憶される救済情報に(R1 + R2 + R3)bitの“0”データを付加した上で、救済情報の個数分転送を繰り返す制御を行う必要が生じるため、上記実施形態および変形例の救済情報転送回路に比べて複雑となり、回路面積増加に繋がる。
以上、第1乃至第2の実施形態,変形例1乃至変形例4,および変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態等に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態等には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
B1…メモリブロック、10−1〜10−3…メモリマクロ、12−1〜12−3…救済情報解析回路、SI…単位救済情報、14…救済情報転送回路、15…ヒューズボックス。
Claims (5)
- 複数のメモリセルを有するメインメモリセルアレイと、複数の冗長セルを有する冗長メモリアレイと、冗長救済機構とを備えるメモリマクロと、
前記メモリマクロを識別するメモリ識別情報を格納する不揮発性記憶素子を有する救済情報解析回路と、
少なくともメモリ識別情報と救済情報とから構成された単位救済情報を前記救済情報解析回路に転送する救済情報転送回路とを具備し、
前記救済情報解析回路は、転送された単位救済情報中の前記メモリ識別情報と前記不揮発性記憶素子が格納する前記メモリ識別情報とが一致する場合に、その転送された単位救済情報中の前記救済情報を自身へ取り込み、前記冗長救済機構を持つメモリマクロへ救済情報を出力し、前記メモリマクロの冗長救済機構により、メモリマクロの冗長救済を行うこと
を特徴とする半導体集積回路。 - 複数のメモリセルを有するメインメモリセルアレイと、複数の冗長セルを有する冗長メモリアレイと、冗長救済機構とを備えるメモリマクロと、
前記メモリマクロを識別するメモリ識別情報を格納するレジスタを有する救済情報解析回路と、
少なくともメモリ識別情報と救済情報とから構成された単位救済情報を前記救済情報解析回路に転送する救済情報転送回路と、
前記レジスタに格納される前記メモリ識別情報を生成し、生成した前記メモリ識別情報を前記レジスタに転送するメモリ識別情報生成回路とを具備し、
前記救済情報解析回路は、転送された単位救済情報中の前記メモリ識別情報と前記レジスタが格納する前記メモリ識別情報とが一致する場合に、その転送された単位救済情報中の前記救済情報を自身へ取り込み、前記救済情報に従い前記冗長セルへの置換を行って前記メモリマクロの救済を行うこと
を特徴とする半導体集積回路。 - 前記救済情報解析回路は、
前記メモリ識別情報を格納する第1レジスタと、
前記救済情報を格納する第2レジスタと、
休止状態,メモリ情報取り込み状態,救済情報取り込み状態を有するステートマシンとを備えること
を特徴とする請求項1または2に記載の半導体集積回路。 - 一対の前記メモリマクロおよび前記救済情報解析回路を複数備えたメモリブロックを更に具備し、
前記メモリブロック内における前記救済情報解析回路は全てシリアルに接続されることで、前記メモリ識別情報がシリアルに入力されること
を特徴とする請求項1乃至3のいずれか1項に記載の半導体集積回路。 - 一対の前記メモリマクロおよび前記救済情報解析回路を複数備えた第1メモリブロックと、
一対の前記メモリマクロおよび前記救済情報解析回路を複数備えた第2メモリブロックとを更に具備し、
前記第1,第2メモリブロック内における前記救済情報解析回路は全てシリアルに接続され、
前記第1,第2メモリブロックの前記メモリ識別情報の入力端が前記第1,第2メモリブロックで共有されることで、前記メモリ識別情報が前記第1,第2メモリブロックにパラレルに入力されること
を特徴とする請求項1乃至3のいずれか1項に記載の半導体集積回路。
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