JP3979716B2 - クロック同期型メモリ装置及びそのスケジューラ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリコントローラからコマンドとローアドレス、バンクアドレス及びコラムアドレス等がパケット形式で与えられるメモリ装置に関し、特にコマンドの供給からコラム側の動作開始等の内部回路の動作開始までのレイテンシの制御を可能にするスケジュール回路を有するクロック同期型のメモリ装置に関する。
【0002】
【従来の技術】
最近高速メモリとして普及しているSDRAM(Syncronous Dynamic Randum Access Memory)は、外部クロックに同期してコマンドとアドレスあるいはデータが供給され、所定の時間後に外部クロックに同期して読み出しデータの出力を行う。かかるSDRAMは、コマンド信号を入力するコマンド入力端子とローアドレスまたはコラムアドレスを入力するアドレス入力端子とが別々に設けられる。そして、コマンド信号とそのコマンドに必要なアドレス信号とが同時に与えられる。
【0003】
主なコマンドには、ローアドレスに対応するワード線を駆動するアクティブ(Active)コマンド、コラムアドレスに対応するコラムからデータを読み出すリード(Read)コマンド、コラムアドレスに対応するコラムにデータを書き込むライト(Write)コマンド、ワード線を閉じてビット線をプリチャージするプリチャージ(Precharge )コマンド、リフレッシュを行うリフレッシュコマンド等がある。メモリ装置の制御を行うメモリコントローラは、これらのコマンドをそれに従属するアドレスやデータと共にメモリ装置に供給することで、種々の制御を行う。
【0004】
例えば、メモリのデータを読み出す場合は、先ずアクティブコマンドをローアドレスと共に供給し、所定の時間(レイテンシ)後にリードコマンドをコラムアドレスと共に供給し、最後にプリチャージコマンドを供給する。また、複数ビットを連続的に読み出すバーストモードでは、アクティブコマンドをローアドレスと共に供給した後に、所定のタイミングでリードコマンドと連続して変化するコラムアドレスとを順次供給する。また、メモリにデータを書き込む場合は、アクティブコマンドをローアドレスと共に供給し、所定の時間(レイテンシ)後にライトコマンドをコラムアドレス及び書き込みデータと共に供給する。
【0005】
【発明が解決しようとする課題】
しかしながら、上記のコマンドは、ロー側の動作が要求されるコマンドと、コラム側の動作が要求されるコマンドとが別々であり、メモリコントローラは、動作モードに応じてそれらの複数のコマンドを規格されたレイテンシのもとでメモリ装置に供給する必要がある。特に、メモリ装置内部の動作によれば、ロー側の動作を開始してから所定のレイテンシ後にコラム側の動作を開始する必要があり、その為のメモリコントローラによる制御の負担が大きくなりがちである。
【0006】
一方、上記のメモリコントローラの制御の負担を軽くする為に、シンクリンクDRAMが新たに提案されている。未だその全貌は不明瞭であるが、その基本的な規格は、メモリコントローラが、外部クロックに同期してコマンド信号、ローアドレス信号、コラムアドレス信号、書き込みデータ信号、そしてローアドレスの一種であるバンクアドレス信号等をパケット化してメモリ装置に供給し、上記のSDRAMの如くコラム制御の為のレイテンシの管理を不要にする、というものである。その為に、上記のパケット化された信号は、例えば8本の共通入力端子に4回に時分割されて供給されることが検討されている。
【0007】
上記のシンクリンクDRAMは、メモリコントローラの負担を軽くすることはできるが、メモリ装置側では、一度に与えられたコマンドとローアドレス及びコラムアドレスに対して、所定のレイテンシで内部動作を制御する必要がある。例えば、コマンドとローアドレス及びコラムアドレスが同時に供給される読み出し或いは書き込み動作では、コマンドが与えられてからロー側の動作終了後のコラム側の動作の開始までのレイテンシを制御する必要がある。また、SDRAMにおけるバーストモードのように、同一のローアドレスに対して異なるコラムアドレスのデータを連続してアクセスすることができる、リードコマンドやライトコマンド等もサポートする必要があり、かかるコマンドの場合は、コマンドが供給されてからコラム系の動作開始までのレイテンシは、上記の読み出し・書き込み動作とは異なり短い。この様に、レイテンシは供給されるコマンドに応じて変更できることが必要である。
【0008】
更に、レイテンシは、メモリ装置の実力(動作速度)と駆動されるクロックの周波数に依存して決められる場合もある。即ち、メモリ装置の初期値が設定されるモードレジスタによっても、種々の動作コマンドに対応するレイテンシを変更できることが要求される。また、上記のコラム系の内部回路の動作以外の動作においても、コマンドが与えられたタイミングから所定の内部動作までのレイテンシの制御を、内部で行う必要がある。
【0009】
従って、メモリ装置内で、上記のリクエストパケット入力に対する内部動作のスケジュールを管理するスケジューラ回路が必要である。しかしながら、現時点では、上記スケジューラ回路の提案は未だなされていない。そして、大容量で高速化されたメモリ装置は、消費電流を抑えることが避けられず、かかるスケジューラ回路を設けるにあたり、消費電流の抑制を考慮する必要がある。
【0010】
そこで、本発明の目的は、上記の課題を解決し、シンクリンクDRAMの如きクロック同期型のメモリ装置であって、適切なスケジューラ回路を内蔵したメモリ装置を提供することにある。
【0011】
更に、本発明の別の目的は、消費電流を抑えて回路規模を少なくしたスケジューラ回路を内蔵したメモリ装置を提供することにある。
【0012】
更に、本発明の別の目的は、シンクリンクDRAM等に利用可能なスケジューラ回路を提供することにある。
【0013】
【課題を解決するための手段】
本発明は、スケジューラ回路内に、外部クロックまたはそれから生成されたクロックに同期してシフト動作するシフトレジスタを設ける。そして、例えばコマンドが供給されてからコラム系の動作開始までのレイテンシを制御する場合は、コマンドが供給された時にシフトレジスタのレイテンシに対応する位置にコラムアクセス信号を格納する。シフトレジスタは、クロックに同期してシフト動作を行うので、レイテンシに対応したクロック数の後に、コラムアクセス信号を出力する。コラム制御回路は、このコラムアクセス信号が出力されるタイミングに応答して、コラムアドレス等のコラム系回路の動作に必要なデータを取得し、コラム系回路の動作を開始する。かかる構成にすることで、スケジューラ回路の動作は、単純化される。上記シフトレジスタには、所定の内部動作を開始する内部動作コマンド信号をセットすることで、任意の内部動作の開始までのレイテンシを容易に管理することができる。
【0014】
また、本発明のスケジューラ回路は、メモリ装置の動作開始時にメモリコントローラから与えられるレジスタセットコマンドによりモードレジスタにセットされた各動作モード毎のレイテンシに応じて、上記のシフトレジスタ内の所定の位置にコラムアクセス信号等の内部動作コマンド信号を格納する。即ち、本発明によれば、シフトレジスタ内の最初にセットすべき位置をフレキシブルに変更することができ、メモリ装置或いはシステムに最適のレイテンシに柔軟に対応できるスケジューラ回路を提供することができる。
【0015】
本発明のスケジューラ回路は、上記の内部動作コマンド信号が格納されるシフトレジスタに加えて、コラムアドレス、バンクアドレス、書き込み・読み出しビット等の内部動作に必要なデータも、同様のシフトレジスタ構成にする。そして、内部動作コマンド信号が格納されるシフトレジスタと同じレイテンシの位置に、上記の必要なデータをセットすることで、所定のレイテンシ後に上記の内部動作コマンド信号と同時に必要なデータも取り出すことができる。
【0016】
また、本発明のスケジューラ回路は、内部動作に必要なデータを複数のレジスタ内に順番に格納し、そのレジスタのアドレスデータをシフトレジスタの所定の位置にセットする。そして、所定のレイテンシ後に上記の内部動作コマンド信号がシフトレジスタから出力される時に、それと同時に出力されるレジスタのアドレスに対応するレジスタから内部動作に必要なデータを取り出すこともできる。
【0017】
上記の目的を達成する為に、本発明は、供給されるコマンド或いは初期値に応じたレイテンシ後に、内部回路の動作を指令する内部動作コマンド信号を生成するスケジューラ回路において、
前記内部動作コマンド信号を格納し、クロックに同期してシフト動作するシフトレジスタと、
前記シフトレジスタの前記レイテンシに対応する位置のレジスタに前記内部動作コマンド信号を格納させるレイテンシコントロール回路とを有し、
前記レイテンシに対応するクロック数後に前記シフトレジスタの最終段から出力される内部動作コマンド信号を、前記内部回路に供給することを特徴とする。
【0018】
上記の発明によれば、レイテンシコントロール回路が、コマンド或いは初期値に応じたレイテンシに対応する位置のレジスタを選択し、そのレジスタに内部動作コマンド信号を格納させるだけで、スケジューラ回路は、レイテンシに対応したクロック数後に、前記内部動作コマンド信号を出力することができる。従って、レイテンシの変更に柔軟に対応することができ、パイプライン動作も可能にする。
【0019】
上記の目的を達成する為に、第2の本発明は、外部クロックに同期してコマンドと共にローアドレスとコラムアドレスとが供給されるメモリ装置において、
メモリセルアレイと、
前記メモリセルアレイに対応し、前記コラムアドレスに応答して動作するコラム系内部回路と、
前記コマンドが供給されてから該コマンドに対応するレイテンシ後に、前記コラム系内部回路の動作を開始させるコラムアクセス信号を、前記コラム系内部回路に供給するスケジューラ回路とを有することを特徴とする。
【0020】
上記の発明によれば、メモリ装置をコントロールするメモリコントローラは、コマンドとローアドレス及びコラムアドレスを同時に与えるだけでよく、メモリ装置の制御の負担が軽くなる。
【0021】
更に、上記の第2の発明において、前記スケジューラ回路は、
前記コラムアクセス信号を格納し、該コラムアクセス信号をクロックに同期してシフト動作するシフトレジスタと、
前記シフトレジスタの前記レイテンシに対応する位置のレジスタに前記コラムアクセス信号を格納させるレイテンシコントロール回路とを有し、
前記レイテンシに対応するクロック数後に前記シフトレジスタの最終段から出力されるコラムアクセス信号を、前記コラム系内部回路に供給することを特徴とする。
【0022】
更に、上記の目的を達成するために、本発明は、外部クロックに同期してコマンド、バンクアドレス及びコラムアドレスとを有するリクエスト・パケット信号が供給されるメモリ装置において、
それぞれメモリセルアレイを有する複数のメモリバンクと、
前記メモリバンクそれぞれに対応し、前記コラムアドレス及びバンクアドレスに対応して動作し、前記バンクアドレスに対応するメモリバンクへのアクセスを有効にするコラム系内部回路と、
前記コマンドが供給されてから該コマンドに対応するレイテンシ後に、前記コラム系内部回路の動作を開始させるコラムアクセス信号を、前記バンクアドレス及びコラムアドレスと共に、前記コラム系内部回路に供給するスケジューラ回路とを有し、
異なる前記バンクアドレスを有するリクエスト・パケット信号に応答して、前記バンクアドレスに対応する異なるメモリバンクへのアクセスを可能にすることを特徴とする。
【0023】
メモリ装置をコントロールするメモリコントローラは、バンクアドレスを異ならせてページリードやページライトコマンドを連続して与えることで、異なるローアドレスのメモリへのアクセスを可能にすることができる。
【0024】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面を参照して説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【0025】
図1は、本発明の実施の形態例のメモリ装置におけるリクエスト・パケットのフォーマット例を示す図である。図1に示される通り、パケットの情報は、外部クロックCLKの立ち上がりエッジ(rising edge またはpositive edge)と立ち下がりエッジ(falling edge またはnegative edge)の両エッジに同期して、入力端子C 0 〜C 7 に、4回に時分割されて供給される。その場合、メモリ装置側は、外部クロックのどの立ち上がりエッジから有効なパケット情報が供給されたかを判別する為に、フラグ信号FLAGをメモリコントローラから供給される。即ち、フラグ信号FLGは、パケット情報の開始のタイミングを示す信号であり、有効なパケット情報が供給される最初の外部クロックCLKの立ち上がりエッジでHレベルとなる。
【0026】
入力端子C 0 〜C 7 は、マルチプレクス化された入力端子であり、その入力端子にシリアルに供給される入力信号は、メモリ内部にシリアルに取り込まれてパラレルに変換される。
【0027】
パケットの情報の、メモリデバイスIDデータID 0 〜ID 3 は、メモリコントローラに接続される複数のメモリデバイスのIDアドレスである。メモリコントローラは、制御対象のメモリデバイスのIDを供給し、メモリデバイス側では、パケット内のIDデータとメモリ内部のIDレジスタ内に格納されている自分のIDとを比較し、リクエスト・パケットが自分に対して発行されたものか、他のメモリデバイスに対して発行されたものかを判別する。
【0028】
4ビットからなるコマンドCMD 0 〜CMD 3 には、後述する種々のコマンドに応じたデータが与えられる。それ以外に、パケットの情報には、3ビットのバンクアドレスBA 0 〜BA 2 、11ビットのローアドレスRA 0 〜RA 10 、6ビットのコラムアドレスCA 0 〜CA 5 が含まれる。かかるアドレスのビット数は、メモリデバイス内の容量、構成によって異なることはいうまでもない。
【0029】
尚、本実施の形態例では、リスエスト・パケットのデータは、外部クロックCLKの立ち上がりエッジから開始されることを前提とする。
【0030】
図2は、本実施の形態例におけるコマンドの真理値表の例を示す図である。図2には、本実施の形態例を説明するに必要と思われる一部のコマンドの例が示される。バンクリード(Bank−Read)は、コマンドCMD 0 〜CMD 2が(100)からなるコマンドであり、ロー系の回路の活性化から始まるリードアクセスコマンドである。即ち、メモリデバイスは、内部でアクティブコマンドを出してロー系の回路を活性化し、ローアドレスに従ってワード線を駆動する。その後、メモリデバイスは、内部でリードコマンド(読み出しを伴うコラムアクセス信号)を出してコラム系の回路を活性化し、コラムアドレスに従って選択コラムのデータを読み出す。バンクリードの場合に、コマンドCMD 3 が0の場合はローアクティブ動作後にコラムリード動作が行われるのに対して、コマンドCMD 3 が1の場合はローアクティブ動作後にコラムリード動作が行われ、最後にプリチャージが行われる。読み出し後に、同じアドレスのメモリに対して書き込みを行ったりベージモード読み出しを行ったりすることができるように、プリチャージなしと付きとが準備される。
【0031】
バンクライト(Bank−Write)は、コマンドCMD 0 〜CMD 2 が(101)からなるコマンドであり、バンクリードと同様にロー系の回路の活性化から始まるライトアクセスコマンドである。バンクライトの場合に、コマンドCMD 3 が0の場合はローアクティブ動作後にコラムライト動作が行われるのに対して、コマンドCMD 3 が1の場合はローアクティブ動作後にコラムライト動作が行われ、最後にプリチャージが行われる。
【0032】
ローアクティブ(Row−Active)は、ロー系の活性化動作のみを行うコマンドである。プリチャージ(Precharge)は、ワード線と非活性化しメモリセルのデータを保持し、ビット線を所定の電圧レベルにプリチャージするプリチャージ動作を行うコマンドである。ページリード(Page−Read)及びページライト(Page−Write)は、コラム系回路の活性化のみを行い、それぞれリード、ライト動作を行うコマンドである。SDRAMにおけるバーストモード動作に適したコマンドである。そして、リフレッシュ(Refresh)は、ロー系の活性化動作を行った後にローアドレスレイテンシ(tRAS)相当の遅延後にワード線を非活性化してプリチャージ動作を行うコマンドである。
【0033】
以上の通り、図2に示されれたコマンドの中で、コマンドの入力から所定のレイテンシの後にコラム系の動作を開始する必要があるコマンドは、バンクリード、バンクライト、ページリード及びページライトである。この点については、後で詳述する。
【0034】
図3は、本実施の形態例のメモリ装置の全体の構成を示すブロック図である。このメモリ装置は、パケット解読回路1、スケジューラ回路2、8個のメモリバンクBank0〜7、それらのローコントロール回路3、コラムコントロール回路4、データバス選択回路6及びI/O制御部5を有する。メモリバンクBank0〜7内には、図示されないメモリセルアレイ、ローデコーダ、ロードライバ、センスアンプ、コラムデコーダ等がそれぞれ設けられる。それらのメモリバンクには、ローコントロール回路3からローアドレスを含むローコントロール信号8が供給され、また、コラムコントロール回路4からコラムアドレスを含むコラムコントロール信号9が供給される。
【0035】
従って、ローコントロール回路3,メモリバンク内のローデコーダ、ロードライバ等がロー系内部回路に該当する。また、コラムコントロール回路4,メモリバンク内のコラムデコーダ、DB選択回路6等がコラム系内部回路に該当する。
【0036】
パケット解読回路1は、外部クロックCLKの両エッジのタイミングで、フラグ信号FLG、8ビットの入力端子の信号C 0:7 をラッチし、フラグ信号FLGにより有効なリクエスト・パケットが発行されているか否かを判定し、パケット情報内のデバイスIDが自分のIDを示しているかを判定し、更に、コマンドCMD 0:3 をデコードする。そして、パケット解読回路1による解読結果に従って、スケジューラ回路2は、解読されたコマンドに必要な動作のスケジュールを設定する。より具体的には、例えばコマンド及びモードレジスタにセットされたデータに応じたレイテンシの設定を行う。
【0037】
コマンドがバンクリード(Bank-Read )、バンクライト(Bank-Write) 、ローアクティブ(Row-Active) の場合は、パケットの情報のバンクアドレスBA 0:2で指定されるバンクBankに対応したローコントロール回路3が、パケットの情報のローアドレスなどのローコントロール信号8を供給し、ロー系の活性化動作を行う。
【0038】
また、コマンドが、バンクリード(Bank-Read)、バンクライト(Bank-Write) 、ページリード(Page-Read)及びページライト(Page-Write) である場合は、コラムアクセス動作を伴うので、スケジューラ回路2が、コマンドの入力から所定のレイテンシ後に、コラムコントロール回路4にバンクアドレスBA 0:2 、コラムアドレスCA 0:5 などの制御データを有するコラムコントロール信号9を供給し、コラムコントロール回路4が、そのタイミングでコラム系の活性化動作を行って、読み出しまたは書き込み動作を行わせる。
【0039】
読み出し動作では、I/O制御部5が、指定されたバンクからデータバス選択回路6を経由して、64ビットのデータを転送され、図示しないパラレル・シリアル変換回路により変換し、外部クロックCLKの両エッジに同期して16本の入出力端子DQ 0:15 にそれぞれ4ビットのシリアルデータを出力する。また、書き込み動作では、I/O制御部5が、入出力端子DQ 0:15 に供給される各4ビットのシリアルデータを、外部クロックCLKの両エッジに同期してラッチし、シリアル・パラレル変換して得られた64ビットの並列データを選択されたメモリバンク内のメモリに書き込む。
【0040】
外部クロックCLKの周波数が200MHzとすると、上記の読み出し動作及び書き込み動作において、入出端子DQとメモリコントローラとの間では、データの転送レートは400MHz/sec/pinとなる。しかし、シリアルパラレル変換或いはパラレルシリアル変換回路により、メモリ装置内部での動作は100MHz(10nsサイクル)となる。
【0041】
上記のメモリ装置は、バンクリードのコマンドを有するリクエスト・パケットを供給されて、ロー系内部回路を動作させてワード線を駆動し、所定のレイテンシ後にコラム系内部回路を動作させてメモリセルのデータを読み出す。その後、バンクアドレスの異なるページリードのコマンドを有するリクエスト・パケットを供給されて、同じコラムアドレスに対応するが異なるメモリバンク内のあるメモリセルからのデータを読み出すことができる。従って、かかるページリードによりバンクアドレスを変更することで、実質的に異なるローアドレスのメモリへのアクセスを可能にする。同様に、バンクライトの後でページライトを供給されることで、異なるメモリバンクへの書き込みを連続して行うことができる。
【0042】
図4は、コマンドが供給されてからコラム系の活性化までのレイテンシの例を示す図である。本発明のスケジューラ回路は、コラム系の活性化までのレイテンシに限定されず、何らかの内部動作のタイミングを与えるレイテンシの制御に広く利用できるが、以下、一例としてコマンドが供給されてからコラム系の活性化までのレイテンシを例にして説明する。
【0043】
図4に示されたレイテンシは、具体的にはリクエスト・パケットの終了からコラム系回路の活性化までのレイテンシをいう。図4中、コラム系回路の活性化開始はCASstart と表示され、プリチャージ動作の開始はPREstart と表示される。また、外部クロックの半波長幅、レベルHの長さまたはレベルLの長さをティックTと称する。
【0044】
例えば、コマンドがページリード(Page-Read)の場合は、即座にコラム系回路の活性化を開始することができるので、レイテンシは0ティック(0T)である。一方、バンクリード(Bank-Read)の場合は、先ずロー系回路を活性化してワード線を駆動し、メモリのデータがビット線に十分伝わった後にコラム系回路の活性化を行う必要があるので、レイテンシは例えば8ティック(8T)である。更に、ページライト(Page-Write)の場合は、パケットのコマンドを解読してから書き込みと判明してから上記した通り書き込みデータをラッチする必要がある。従って、レイテンシは例えば16ティック(16T)である。そして、バンクライト(Bank-Write) の場合は、書き込みデータをラッチすると共にロー系回路を活性化した後にコラム系回路の活性化が行われるので、そのレイテンシは例えば最長の24ティック(24T)である。上記のレイテンシはあくまでも一例である。
【0045】
図4に例示した各コマンド毎に異なるレイテンシは、それぞれ外部クロックCLKの周波数及びメモリ装置の速度にも依存する。従って、後述するモードレジスタにセットされる初期値に応じて、これらのコマンド毎のレイテンシの長さも設定される。
【0046】
[第1の実施の形態例]
図5は、第1の実施の形態例のスケジューラ回路を示す図である。このスケジューラ回路は、パケット解読回路1からの解読されたコマンド、ページリード(Page-Read)、バンクリード(Bank-Read)、ページライト(Page-Write) 、バンクライト(Bank-Write) が供給されるレイテンシコントロール回路20を有する。このレイテンシコントロール回路20には、モードレジスタ21からレイテンシコントロール信号22も供給される。レイテンシコントロール回路20は、供給されたコマンドと、レイテンシコントロール信号22に基づいて、それぞれのコマンドの最適の長さのレイテンシを設定し、そのレイテンシに対応したセット端子SET<0> 〜SET<12>に、レイテンシセット信号SETを出力する。
【0047】
スケジューラ回路は、更に、4組の12ビットのシフトレジスタ回路21〜24を有する。シフトレジスタ21には、コラムアクセスを指示する内部動作コマンド信号が格納される。また、シフトレジスタ22には、読み出し・書き込み選択信号が格納される。シフトレジスタ23にはバンクアドレスBA 0:2 が格納され、シフトレジスタ24にはコラムアドレスCA 0:5 が格納される。バンクアドレスが3ビットあるので、シフトレジスタ23は3組設けられ、その出力も3ビットとなる。同様に、コラムアドレスは6ビットあるので、シフトレジスタ24も6組設けられ、その出力も6ビットとなる。
【0048】
即ち、上記のレジスタ21は、コラムアクセス信号を格納してシフト動作するシフトレジスタであり、シフトレジスタ22,23,24は、制御データ保持回路である。
【0049】
これらのシフトレジスタの各レジスタは、セット端子SETがHレベルの時は内部クロック28のエッジに同期してそれぞれの対応するデータをラッチする。また、レジスタは、セット端子SETがLレベルの時は、内部クロック28のエッジに同期して前段のデータをラッチすることで、右側に1ビットづつシフト動作する。但し、コラムアクセス信号を格納するシフトレジスタ21は、セット端子SETがHレベルの時、Hレベルを格納するよう電源Vccに接続される。また、全てのシフトレジスタの右端にある初段レジスタの入力端子は、グランドに接続され前段のデータとしてLレベルをラッチする。
【0050】
上記のシフトレジスタ21〜24の最終段のレジスタ(図中番号0の右端のレジスタ)の出力は、コラムコントローラ回路4に供給される。コラムコントローラ回路は、内部動作コマンド信号であるコラムアクセス信号が、シフトレジスタ21の最終段から供給されるタイミングで、それに対応する読み出し・書き込み選択信号25、バンクアドレス26及びコラムアドレス27を供給されて、動作を開始する。
【0051】
今仮に、コマンドとしてバンクライト(Bank-Write) が連続して供給されたとする。バンクライトの場合は、図4で示した通りコラムアクセスのレイテンシが24Tである。従って、レイテンシコントロール回路20は、セット端子SET<12>にHレベルを出力することで、シフトレジスタ21の12番目のレジスタにコラムアクセス信号のHレベルをラッチさせる。また、セット端子SET<12>のHレベルに応答して、シフトレジスタ22の12番目のレジスタには、読み出し・書き込み選択信号25がラッチされ、シフトレジスタ23の12番目のレジスタには、バンクアドレスBAがラッチされ、シフトレジスタ24の12番目のレジスタには、コラムアドレスCAがラッチされる。バンクライトが連続して供給される場合も、バンクライトコマンドのパケットが終了するたびに、シフトレジスタの12番目のレジスタに、対応する制御データがラッチされる。
【0052】
そして、これらのシフトレジスタは、クロックclkのエッジに同期してラッチされたデータを順に右シフトするので、レイテンシコントロール回路20がセットしたレイテンシのクロック数(またはチック数後)後に、コラムコントロール回路4は、コラムアクセスを指示する内部動作コマンド信号を、シフトレジスタ21の右端のレジスタから受信する。コラムコントローラ回路4は、そのコラムアクセスの指示信号に応答して、同時に他のシフトレジスタ22,23,24から受信する制御データを利用して、コラム系回路の活性化を開始する。
【0053】
上記のように、連続して供給されるバンクライトモードに対して、供給される時にレイテンシに応じた位置のレジスタ21にコラムアクセス信号を格納することで、コラム系内部回路をパイプライン動作させることが可能になる。
【0054】
従って、レイテンシコントローラ回路20は、コマンドを有するリクエスト・パケットを供給された時点で、適切なレイテンシに対応する位置のセット端子信号を出力するだけで良く、制御が簡単である。しかも、コマンド毎に或いはモードレジスタからのレイテンシコントロール信号22に応じてレイテンシを異ならせる場合は、単にセット端子の位置を変更するだけで良く、かかる変更に柔軟に対応できる。
【0055】
図5において、コマンドがページリードの場合は、コラムアクセスのレイテンシが0Tであるので、0番目のセット端子SET<0> が活性化(Hレベル)されて、0番目のレジスタにデータをラッチする。コマンドがバンクリードの場合は、レイテンシが8Tであるので、4番目のセット端子SET<4> が活性化される。更に、ページライトの場合は、レイテンシが16Tであるので、8番目のセット端子SET<8> が活性化される。
【0056】
図6は、スケジューラ回路におけるシフトレジスタの例を示す回路図である。図6の下側に示される通り、この例ではシフトレジスタは、マスタ・スレーブ型のフリップフロップを直列接続して構成される。マスタフリップフロップ30は、クロックclkがLレベルの時に入力を受け付けて出力が変化し、クロックがHレベルになる期間はその入力情報を保持する。また、スレーブフリップフロップ31は、クロックclkがHレベルの時に入力を受け付けて出力が変化し、クロックがLレベルになる期間はその入力情報を保持する。従って、図5に示されたスケジューラ回路のシフトレジスタは、外部データの入力は全てマスタフリップフロップ30側の入力から取り込み、出力は全てスレーブフリップフロップ31側の出力から出力する。図6の下側に示される通り、かかる構成では、レイテンシはクロックclkの2ティック(2T)単位で制御可能となる。
【0057】
図6のマスタフリップフロップ30は、クロックclkがLレベルの時に導通するPチャネルトランジスタ37とNチャネルトランジスタ38からなる入力ゲートと、インバータ39,40からなるラッチ回路と、インバータ41とを有する。また、マスタフリップフロップ30の入力側には、NANDゲート34,NORゲート35,36からなる入力回路が設けられ、セット信号SETにより外部データ端子32からのデータあるいは前段からのデータ端子33からのデータのいずれかが、クロックclkのLレベル期間中にマスタフリップフロップ30にラッチされる。
【0058】
一方、スレーブフリップフロップ31は、クロックclkがHレベルの時に導通するPチャネルトランジスタ42とNチャネルトランジスタ43からなる入力ゲートと、インバータ44,45からなるラッチ回路と、インバータ46とを有する。
【0059】
図6のシフトレジスタ21の場合は、外部データ端子32は電源Vccに接続されて、常にHレベルが供給される。また、初段のレジスタの前段データ端子33は、グランドに接続されてLレベルが供給される。
【0060】
[第2の実施の形態例]
図7は、第2の実施の形態例のスケジューラ回路を示す図である。図5のスケジューラ回路は、4組のシフトレジスタ21〜24を有する。しかしながら、クロックclkのエッジに同期して右シフト動作を行うシフトレジスタは、それ自体で多くの電流を消費する。そこで、第2の実施の形態例のスケジューラ回路では、レイテンシの管理を行う内部動作コマンド信号用のシフトレジスタ21を第1の実施の形態例と同様のクロックclkのエッジで右シフト動作するシフトレジスタ構成とし、バンクアドレスBA、コラムアドレスCA及び読み出し・書き込み選択信号等の制御データの保持回路は、クロックにより右シフト動作しない複数のレジスタで構成する。また、ポインタアドレスを格納して右シフト動作するシフトレジスタ50が更に設けられる。
【0061】
即ち、バンクアドレスBA(26)は、8個のバンクアドレスレジスタBA−REGに、コラムアドレスCA(27)は、8個のコラムアドレスレジスタCA−REGに、そして、読み出し・書き込み選択信号25は、レジスタRWS−REGにそれぞれ格納される。それぞれのレジスタは、それぞれのビット幅を有する。これら8個のレジスタは、入力ポインタデコーダ52と出力ポンタデコーダ53からの入力ポインタpi0〜pi7と出力ポインタpo0〜po7により選択される。但し、入力ポインタデコーダ52と出力ポンタデコーダ53とは、独立してポインタアドレスを供給され、両ポインタは独立して制御される。
【0062】
カウンタ51は、パケット解読回路1からバンクリード、バンクライト、ページリード及びページライトのいずれかのアクセスコマンドを判別した時のアクセスパルスに応答して、カウント値をサイクリックにインクリメントする。そのカウント値は、ポインタアドレスPA 2:0 として、入力ポインタデコーダ52に供給される。
【0063】
最初は、ポインタアドレスPAは(000)であり、その状態でバンクリード、バンクライト、ページリード及びページライトのいずれかのアクセスコマンドが入力されると、入力ポインタデコーダ52はポインタpi0を活性化する。それに応答して、それぞれ0番目のレジスタにパケット内の制御データのバンクアドレスBA、コラムアドレスCA、書き込み・読み出し選択信号25がラッチされる。それと同時に、ポインタアドレスPAが、レイテンシコントロール回路20からのセット信号SETに応答して、ポインタアドレス用のシフトレジスタ50のレイテンシに対応した位置のレジスタにラッチされる。コラムアクセス用のシフトレジスタ21のレイテンシに対応した位置のレジスタに、Hレベルがラッチされるのは、第1の実施の形態例と同じである。そして、カウンタ51は、入力用ポインタアドレスを1つカウントアップする。
【0064】
次にアクセスコマンドが入力されると、今度はポインタpi1が活性化され、1番目のレジスタにパケット内の各制御データがラッチされる。以下、順番に入力用のポインタアドレスPA 2:0 がカウントアップして、後続のリクエスト・パケットの制御データが各レジスタに格納される。
【0065】
シフトレジスタ21,50は、クロックclkのエッジに同期して右シフト動作を行う。そして、レイテンシコントロール回路20がセットしたレイテンシに対応するクロックclk数後に、シフトレジスタ21の0番目のレジスタがコラムアクセス信号をコラムコントロール回路4に出力すると共に、ポインタアドレス用のシフトレジスタ50の0番目のレジスタも、それに対応する3ビットのポインタアドレスを出力する。
【0066】
出力ポインタデコーダ53は、このポインタアドレスを供給され、対応するポインタpo0〜po7を活性化し、格納していたバンクアドレスBA、コラムアドレスCA及び読み出し・書き込み選択信号を、それぞれコラムコントロール回路4に出力する。コラムコントロール回路4は、それらの制御データを利用してコラム系回路の活性化し、動作を開始させる。
【0067】
第2の実施の形態例では、バンクアドレスBA、コラムアドレスCA及び読み出し・書き込み選択信号等の制御データを格納するレジスタは、クロックclkに同期して右シフト動作を行わないので、その分消費電流を抑えることができる。但し、ポインタアドレスについては、シフトレジスタ50に格納して、右シフト動作をさせる必要がある。
【0068】
第2の実施の形態例においても、シフトレジスタ21,50は、図6に示したマスタ・スレーブフリップフロップを利用して構成することができる。
【0069】
[第3及び第4の実施の形態例]
図8は、第3及び第4の実施の形態例を説明する為の分周クロックを利用したシフトレジスタを示す図である。上側のシフトレジスタ60は、図6に示したシフトレジスタと同じである。即ち、シフトレジスタ60は、マスタ・スレーブフリップフロップで、1つのレジスタ単位となるように構成され、外部クロックCLKと同じ200MHzのクロックの立ち下がりエッジと立ち上がりエッジとに同期して右シフトする。但し、セット信号に応答して取り込まれる外部からの制御データは、クロックの立ち下がりエッジに同期してマスタフリップフロップ側からしか取り込まれない。従って、レイテンシの制御単位は、クロックの2ティック(2T)である。
【0070】
シフトレジスタ60の構成では、クロックの両エッジでシフト動作を行うので、消費電流が大きくなる。しかも、レイテンシの制御は2T単位である。そこで、図8の下側のシフトレジスタ62の如く、外部クロックを1/2に分周した100MHzとし、シフトレジスタは、マスタフリップフロップ及びスレーブフリップフロップを1つのレジスタ単位とする。こうすることで、回路規模は半減し、右シフト動作も半分となり、消費電流を大幅に抑えることが可能になる。即ち、外部からの制御データは、セット信号に応答して対応するフリップフロップ(MまたはS)がそれぞれラッチ可能となる。そして、駆動クロックは、外部クロックを1/2分周して生成される。
【0071】
但し、シフトレジスタ62の構成では、分周クロックの立ち上がりエッジからリクエスト・パケットの入力が開始される場合と、分周クロックの立ち下がりエッジからリクエスト・パケットの入力が開始される場合とに対応できない。
【0072】
即ち、図4で示した通り、リクエスト・パケットは、外部クロックCLKの立ち上がりエッジから開始される。そして、所定のレイテンシ後の外部クロックCLKの立ち上がりエッジに同期して、内部のコラム系回路の活性化が行われる。従って、シフトレジスタ60の構成の場合は、駆動クロックが外部クロックCLKと同じ周波数であるので、外部クロックCLKの立ち上がりエッジに同期して、最終段のスレーブフリップフロップからデータが出力される。
【0073】
一方、シフトレジスタ62の構成では、駆動クロックが外部クロックを1/2分周している。従って、分周クロックの立ち上がりエッジからリクエスト・パケットの入力が開始される場合は、分周クロックの立ち上がりエッジで内部動作を開始する必要があり、分周クロックの立ち下がりエッジからリクエスト・パケットの入力が開始される場合は、分周クロックの立ち下がりエッジで内部動作を開始する必要がある。そのためには、シフトレジスタ62は、分周クロックの立ち上がりエッジ(奇数サイクルと称する)から内部動作を開始するパケット入力に対しては、最終段のスレーブフリップフロップSの出力ノードa<0> からデータを出力することが必要となる。更に、シフトレジスタ62は、分周クロックの立ち下がりエッジ(偶数サイクルと称する)から内部動作を開始するパケット入力に対しては、最終段のマスタフリップフロップMの出力ノードa<1> からデータを出力することが必要となる。
【0074】
図9は、第3の実施の形態例のスケジューラ回路に使用されるシフトレジスタを示す図である。第3の実施の形態例のスケジューラ回路は、図5の第1の実施の形態例の各シフトレジスタ21,22,23,24を、図9に示した奇数サイクルと偶数サイクルに対応可能なシフトレジスタに置き換えた構成となる。従って、図9のシフトレジスタは、コラムアクセス用、読み出し・書き込み選択信号用、バンクアドレスBA用、コラムアドレスCA用のシフトレジスタとして使用される。
【0075】
シフトレジスタ70は、分周クロックsCCLKzの立ち下がりエッジで内部回路の動作開始を行う偶数サイクル用のシフトレジスタ72と、分周クロックsCCLKzの立ち上がりエッジで内部回路の動作開始を行う奇数サイクル用のシフトレジスタ74とを有する。偶数サイクル用のシフトレジスタ72は、初段がスレーブフリップフロップSで始まり、最終段がマスタフリップフロップMで終了するシフトレジスタであり、分周された駆動クロックの立ち下がりエッジに同期して、いずれかのマスタフリップフロップMが制御データをラッチし、所定のレイテンシ後の分周クロックの立ち下がりエッジに同期して、最終段のマスタフリップフロップMがノードcn<0> にラッチした制御データを出力する。
【0076】
奇数サイクルのシフトレジスタ74は、初段がマスタフリップフロップMで始まり、最終段がスレーブフリップフロップSで終了するシフトレジスタであり、分周された駆動クロックの立ち上がりエッジに同期して、いずれかのスレーブフリップフロップSが制御データをラッチし、所定のレイテンシ後の分周クロックの立ち上がりエッジに同期して、最終段のスレーブフリップフロップSがノードcp<0> にラッチした制御データを出力する。
【0077】
レイテンシコントロール回路20からのセット信号SETは、偶数サイクル用のシフトレジスタ72には、図中上部に示される通りの対応で供給され、奇数サイクル用のシフトレジスタ74には、図中下部に示される通りの対応で供給される。
【0078】
そこで、仮にアクセスコマンドとしてページライトが入力された場合で説明すると、ページライトのレイテンシは16ティック(16T)であるので、レイテンシコントロール回路20は、セット信号SET<8> をHレベルに活性化する。セット信号SET<8> は、偶数サイクル用のシフトレジスタ72に対してはマスタフリップフロップMに供給され、奇数サイクル用のシフトレジスタ74に対してはスレーブフリップフロップSに供給される。従って、偶数サイクルの場合は、分周クロックの立ち下がりエッジに同期してセット信号SET<8> で活性化されたマスタフリップフロップMにページライト用のコラムアクセス信号等がラッチされる。そして、16Tのレイテンシ後の分周クロックの立ち下がりエッジに同期して最終段のマスタフリップフロップMからノードcn<0> に、右シフトされてきたコラムアクセス信号等が出力される。従って、分周クロックの立ち下がりエッジからコラム系回路の活性化が開始される。
【0079】
一方、奇数サイクルの場合は、分周クロックの立ち上がりエッジに同期してセット信号SET<8> で活性化されたスレーブフリップフロップSにページライト用のコラムアクセス信号等がラッチされる。そして、16Tのレイテンシ後の分周クロックの立ち上がりエッジに同期して最終段のスレーブフリップフロップSからノードcp<0> に、右シフトされてきたコラムアクセス信号等が出力される。従って、分周クロックの立ち上がりエッジからコラム系回路の活性化が開始される。
【0080】
以上の通り、レイテンシコントロール回路20は、リクエスト・パケットの入力されたタイミングに応じたタイミングでレイテンシに対応するセット信号SETをHレベルにするだけでよく、そのタイミングが分周クロックの立ち下がりエッジか、或いは立ち上がりエッジかにより、偶数サイクル用シフトレジスタ72か、或いは奇数サイクル用シフトレジスタ74かに外部データがラッチされる。
【0081】
上記の第3の実施の形態例では、シフトレジスタを偶数サイクル用と奇数サイクル用とに2系統設ける必要がある。従って、回路規模は単純に倍になるので、図8で示した回路規模の半減はできない。しかし、少なくとも駆動クロックは1/2に分周されているので、その分の消費電流の抑制はできる。
【0082】
図10は、第4の実施の形態例のスケジューラ回路のシフトレジスタを示す図である。本実施の形態例では、コラムアクセス用のシフトレジスタ70は、図9に示したシフトレジスタと同じ構成であり、偶数サイクル用のシフトレジスタ72と奇数サイクル用のシフトレジスタ74で構成される。一方、それ以外のシフトレジスタ76は、初段スレーブフリップフロップから始まり最終段スレーブフリップフロップで終了する構成である。そして、偶数サイクルと奇数サイクルとでセット信号SETを与える位置をずらすようにする。シフトレジスタ76は、読み出し・書き込み選択信号、バンクアドレスBA、コラムアドレスCAの制御データが格納され、分周クロックcCCLKzに同期して右シフト動作する。
【0083】
従って、図5に示されたスケジューラ回路のシフトレジスタ21は、図10においてシフトレジスタ70に置き換えられ、図5のシフトレジスタ22,23,24は図10のシフトレジスタ76にそれぞれ置き換えられる。
【0084】
そこで、仮にコマンドがページライトの場合、レイテンシコントロール回路20は、セット信号SET<8> をHレベルに活性化する。分周クロックの立ち上がりエッジでリクエストパケットのコマンドCMDが入力された場合は、分周クロックの立ち上がりエッジに同期して、コラムアクセス信号(Hレベル)が奇数サイクル用のシフトレジスタ74のスレーブフリップフロップSにラッチされ、また、読み出し・書き込み選択信号、バンクアドレス、コラムアドレス等の制御データは、シフトレジスタセット78のスレーブフリップフロップSにラッチされる。
【0085】
そして、16ティックのレイテンシの後に、分周クロックの立ち上がりに同期して、シフトレジスタ74の最終段のスレーブフリップフロップSの出力端子cn<0> からコラムアクセス信号が出力され、コラムコントロール回路4に供給される。また、ANDゲート83を介して、フリップフロップ78の最終段のスレーブフリップフロップの出力端a<0> からの制御データもコラムコントロール回路4に供給される。
【0086】
一方、分周クロックの立ち下がりエッジでリクエストパケットのコマンドCMDが入力された場合は、分周クロックの立ち下がりエッジに同期して、コラムアクセス信号(Hレベル)が偶数サイクル用のシフトレジスタ72のマスタフリップフロップMにラッチされ、また、読み出し・書き込み選択信号、バンクアドレス、コラムアドレス等の制御データは、シフトレジスタセット77のマスタフリップフロップMにラッチされる。
【0087】
そして、16ティックのレイテンシの後に、分周クロックの立ち上がりに同期して、シフトレジスタ72の最終段のマスタフリップフロップMの出力端cp<0> からコラムアクセス信号が出力され、コラムコントロール回路4に供給される。また、ANDゲート82を介して、フリップフロップ77の最終段のマスタフリップフロップの出力a<1> からの制御データもコラムコントロール回路4に供給される。
【0088】
上記の第4の実施の形態例では、コラムアクセス用のシフトレジスタだけ偶数用と奇数用の2系統のシフトレジスタを設けるので、第3の実施の形態例よりも回路規模を小さくすることができる。
【0089】
第5の実施の形態例として、図7に示した第2の実施の形態例のスケジューラ回路のコラムアクセス用のシフトレジスタ21を、図10の如く偶数サイクル用と奇数サイクル用のシフトレジスタを有するシフトレジスタ70に置き換え、ポインタアドレス用のシフトレジスタ50を、図10のシフトレジスタ76に置き換えることで、シフトレジスタの回路規模を最小限に抑えることができる。しかも、その場合に駆動クロックは分周クロックとなるので、シフトレジスタの右シフト動作の頻度が半分になり、消費電流も抑えることができる。
【0090】
以上、実施の形態例では、内部回路動作としてコラム系回路の活性化動作を例にして説明した。しかしながら、かかるコラム系の回路活性化のスケジューラ回路だけでなく、例えばオートプリチャージ動作におけるプリチャージ回路の活性化のタイミングを管理するスケジューラ回路として利用することもできる。
【0091】
【発明の効果】
以上説明した通り、本発明によれば、シンクリンクDRAMの様なクロック同期型のメモリ装置において、コマンドを有するパケット信号を受信してから所定のレイテンシ後に内部回路の動作を開始する場合に、その内部動作の開始までのレイテンシの管理を行うスケジューラ回路を提供することができる。従って、メモリコントローラは、単にコマンドとバンクアドレス、ローアドレス、コラムアドレス等の必要な制御データを一度に供給するだけで良く、メモリコントローラの負担を軽くすることができる。
【0092】
また、本発明のスケジューラ回路は、内部回路の動作開始のタイミング信号を格納するシフトレジスタを有し、レイテンシコントロール回路がコマンドに応じて或いは初期設定値に応じて最適のレイテンシに対応する位置のレジスタに内部動作の開始を指示する内部動作コマンド信号を格納するだけで、レイテンシに対応するクロックのティック数後に、内部動作コマンド信号を非制御回路に供給することができる。しかも、初期設定値の変更に伴うレイテンシの変更に対しては、シフトレジスタ内の格納されるレジスタの位置を変更するだけで対応でき、フレキシビリティを高くすることができる。
【0093】
本発明によれば、バンクリード、バンクライトのコマンドに加えて、ページリード、ページライトのコマンドもスケジュール管理可能であるので、それらのモードを利用することにより、バンクリード後に異なるバンクアドレスとページリードのコマンドを有するリクエスト・パケットを与えるだけで、ローアドレスの異なるメモリのデータを連続して読み出すことができる。または、バンクライト後に異なるバンクアドレスとページライトのコマンドを有するリクエスト・パケットを与えるだけで、ローアドレスの異なるメモリにデータを連続して書き込むことができる。
【図面の簡単な説明】
【図1】本発明の実施の形態例のメモリ装置におけるリクエストパケットのフォーマット例を示す図である。
【図2】本実施の形態例におけるコマンドの真理値表の例を示す図である。
【図3】本実施の形態例のメモリ装置の全体の構成を示すブロック図である。
【図4】コマンドが供給されてからコラム系の活性化までのレイテンシの例を示す図である。
【図5】第1の実施の形態例のスケジューラ回路を示す図である。
【図6】スケジューラ回路におけるシフトレジスタの例を示す回路図である。
【図7】第2の実施の形態例のスケジューラ回路を示す図である。
【図8】分周クロックを利用したシフトレジスタを示す図である。
【図9】第3の実施の形態例のスケジューラ回路のシフトレジスタを示す図である。
【図10】第4の実施の形態例のスケジューラ回路のシフトレジスタを示す図である。
【符号の説明】
2 スケジューラ回路
3 ローコントロール回路
4 コラムコントロール回路
Bank メモリバンク
5 I/O制御部
6 DB選択回路
20 レイテンシコントロール回路
21 シフトレジスタ
22,23,24 シフトレジスタ、制御データ保持回路
Claims (7)
- 供給されるコマンド或いは初期値に応じたレイテンシ後に、内部回路の動作を指令する内部動作コマンド信号を生成するスケジューラ回路において、
前記内部動作コマンド信号を格納する複数のレジスタを有し、前記複数のシフトレジスタ内の内部動作コマンド信号をクロックに同期してシフト動作するシフトレジスタと、
前記シフトレジスタの前記レイテンシに対応する位置のレジスタに前記内部動作コマンド信号を格納させるレイテンシコントロール回路とを有し、
前記レイテンシに対応するクロック数後に前記シフトレジスタの最終段から出力される内部動作コマンド信号を、前記内部回路に供給し、
更に、前記内部動作コマンド信号に対応して前記内部回路の動作に必要な制御データを複数保持する制御データ保持回路を有し、前記レイテンシに対応するクロック数後に前記内部動作コマンド信号に対応する制御データを前記内部回路に供給し、
前記制御データ保持回路は、前記制御データを格納する複数の制御データレジスタと、前記制御データレジスタの前記制御データが格納されるレジスタのポインタアドレスを格納し前記クロックに同期してシフト動作するポインタアドレス用シフトレジスタとを有し、前記レイテンシコントロール回路により選択された位置のポインタアドレス用シフトレジスタに前記ポインタアドレスが格納され、前記レイテンシに対応するクロック数後に、前記ポインタアドレスが、前記ポインタアドレス用シフトレジスタの最終段から出力され、当該出力されたポインタアドレスに対応する前記制御データレジスタ内の制御データが前記内部回路に供給されることを特徴とするスケジューラ回路。 - 供給されるコマンド或いは初期値に応じたレイテンシ後に、内部回路の動作を指令する内部動作コマンド信号を生成するスケジューラ回路において、
前記内部動作コマンド信号を格納する複数のレジスタを有し、前記複数のシフトレジスタ内の内部動作コマンド信号をクロックに同期してシフト動作するシフトレジスタと、
前記シフトレジスタの前記レイテンシに対応する位置のレジスタに前記内部動作コマンド信号を格納させるレイテンシコントロール回路とを有し、
前記レイテンシに対応するクロック数後に前記シフトレジスタの最終段から出力される内部動作コマンド信号を、前記内部回路に供給し、
更に、前記内部動作コマンド信号に対応して前記内部回路の動作に必要な制御データを複数保持する制御データ保持回路を有し、前記レイテンシに対応するクロック数後に前記内部動作コマンド信号に対応する制御データを前記内部回路に供給し、
外部クロックを分周した分周クロックにより前記シフトレジスタが駆動され、前記シフトレジスタは、前記分周クロックの立ち下がりエッジに同期して、最終段のレジスタが、格納された信号を出力する偶数サイクル用シフトレジスタと、前記分周クロックの立ち上がりエッジに同期して、最終段のレジスタが、格納された信号を出力する奇数サイクル用シフトレジスタとを有し、前記レイテンシコントロール回路は、前記分周クロックの立ち下がりエッジに同期して、前記内部動作コマンド信号を、前記偶数サイクル用シフトレジスタの前記レイテンシに対応する位置のレジスタに格納させ、前記分周クロックの立ち上がりエッジに同期して、前記内部動作コマンド信号を、前記奇数サイクル用シフトレジスタの前記レイテンシに対応する位置のレジスタに格納させることを特徴とするスケジューラ回路。 - 請求項2において、前記制御データ保持回路は、格納された前記制御データを前記分周クロックに同期してシフト動作する制御データ用シフトレジスタを有し、前記レイテンシコントロール回路により選択された位置のレジスタに前記制御データが格納され、前記レイテンシに対応する分周クロック数後に、前記制御データが、前記制御データ用シフトレジスタの最終段から出力され、前記内部回路に供給され、
更に、前記制御データ用シフトレジスタは、
前記分周クロックの立ち下がりエッジに同期して、最終段のレジスタが、格納された制御データを出力する偶数サイクル用シフトレジスタと、
前記分周クロックの立ち上がりエッジに同期して、最終段のレジスタが、格納された制御データを出力する奇数サイクル用シフトレジスタとを有し、
前記レイテンシコントロール回路は、前記分周クロックの立ち下がりエッジに同期して、前記制御データを、前記偶数サイクル用シフトレジスタの前記レイテンシに対応する位置のレジスタに格納させ、前記分周クロックの立ち上がりエッジに同期して、前記制御データを、前記奇数サイクル用シフトレジスタの前記レイテンシに対応する位置のレジスタに格納させることを特徴とするスケジューラ回路。 - 請求項2において、前記制御データ保持回路は、格納された前記制御データを前記分周クロックに同期してシフト動作する制御データ用シフトレジスタを有し、前記レイテンシコントロール回路により選択された位置のレジスタに前記制御データが格納され、前記レイテンシに対応する分周クロック数後に、前記制御データが、前記制御データ用シフトレジスタの最終段から出力され、前記内部回路に供給され、
更に、前記制御データ用シフトレジスタは、前記分周クロックの立ち下がりエッジに同期して格納された制御データを出力する偶数側出力端子と、前記分周クロックの立ち上がりエッジに同期して、格納された制御データを出力する奇数側出力端子とを有することを特徴とするスケジューラ回路。 - 請求項2において、前記制御データ保持回路は、前記制御データを格納し前記クロックに同期してシフト動作する制御データ用シフトレジスタを有し、前記レイテンシコントロール回路により選択された位置のレジスタに前記制御データが格納され、前記レイテンシに対応するクロック数後に、前記制御データが、前記制御データ用シフトレジスタの最終段から出力され、前記内部回路に供給されることを特徴とするスケジューラ回路。
- 請求項1〜5のいずれかのスケジューラ回路を有するメモリ装置。
- 請求項6において、
更に、メモリセルアレイと、前記メモリセルアレイに対応するコラム系回路とを有し、
前記内部動作コマンド信号はコラムアクセス信号であり、前記レイテンシはコマンド信号を供給されてから前記コラム系回路が動作開始するまでの遅延時間であり、前記シフトレジスタの最終段から出力されるコラムアクセス信号に応答して、前記コラム系回路が動作開始することを特徴とするメモリ装置。
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