RU2290718C2 - Конструктивный элемент - Google Patents

Конструктивный элемент Download PDF

Info

Publication number
RU2290718C2
RU2290718C2 RU2004134730/28A RU2004134730A RU2290718C2 RU 2290718 C2 RU2290718 C2 RU 2290718C2 RU 2004134730/28 A RU2004134730/28 A RU 2004134730/28A RU 2004134730 A RU2004134730 A RU 2004134730A RU 2290718 C2 RU2290718 C2 RU 2290718C2
Authority
RU
Russia
Prior art keywords
microcircuit
metallization
sections
structural element
microcircuits
Prior art date
Application number
RU2004134730/28A
Other languages
English (en)
Other versions
RU2004134730A (ru
Inventor
Хольгер ХЮБНЕР (DE)
Хольгер ХЮБНЕР
Original Assignee
Инфинеон Текнолоджиз Аг
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Инфинеон Текнолоджиз Аг filed Critical Инфинеон Текнолоджиз Аг
Publication of RU2004134730A publication Critical patent/RU2004134730A/ru
Application granted granted Critical
Publication of RU2290718C2 publication Critical patent/RU2290718C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08123—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting directly to at least two bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01052—Tellurium [Te]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Automation & Control Theory (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Изобретение относится к конструктивному элементу. Сущность изобретения: конструктивный элемент, в частности полупроводниковый компонент, содержит первую микросхему, размещенную на второй микросхеме, причем первая и вторая микросхемы имеют соответственно на одной из своих основных поверхностей первую, соответственно, и вторую металлизации, которые обращены друг к другу. Первые участки металлизации предусмотрены для выполнения электрического соединения между первой и второй микросхемами. Вторые участки металлизации в соответствии с изобретением предусмотрены как дополнительная электрическая функциональная поверхность, выполненная не в подложках первой и второй микросхем. Техническим результатом изобретения является создание конструктивного элемента, в котором дополнительные электрические функции можно реализовать простым способом. 9 з.п. ф-лы, 11 ил.

Description

Настоящее изобретение относится к конструктивному элементу, в частности к полупроводниковому компоненту с первой микросхемой, размещенной на второй микросхеме, причем первая и вторая микросхемы имеют электрическое соединение друг с другом.
Размещение двух микросхем друг над другом и их взаимное электрическое соединение также называют вертикальной интеграцией схем. Электрическое соединение между первой и второй микросхемами можно выполнить с применением проволочных выводов, присоединенных пайкой. При этом способе соединения одна из обеих микросхем имеет существенно бóльшую площадь, чем другая. Каждая из обеих микросхем имеет на своей активной основной стороне контактные площадки, причем в микросхеме бóльших размеров они расположены, например, в краевой области, так что меньшая микросхема может быть размещена в центральной области, где нет контактных площадок. И затем формируется электрическое соединение между соответствующими контактными площадками с помощью припаиваемых проволочных выводов.
Другая возможность состоит в том, чтобы использовать проводящий клей или шарики припоя для изготовления электрического соединения. В обоих вариантах активные основные плоскости первой и второй микросхем обращены друг другу, так что соответствующие контактные площадки оказываются противолежащими. В этом случае точечные контакты могут быть сформированы посредством проводящего клея или шариков припоя. Поэтому срезывающие усилия, обусловленные термическими напряжениями, могут приводить к ухудшению электрического контакта.
Диаметр мест присоединения пайкой или контактных площадок в вышеописанных вариантах находится в пределах от 70 до 100 мкм. Расстояние между двумя местами присоединения пайкой или внешними контактными площадками также находится в пределах указанного диапазона.
Введение дополнительных электрических функций при использовании электрического соединения посредством припаиваемых проволочных выводов, проводящего клея и шариков припоя требует существенных конструктивных изменений в отношении расположения друг над другом первой и второй микросхем, электрического соединения отдельных контактных площадок для пайки или внешних контактных площадок.
В JP 2000223517 и US 6404040 В1 описана структура типа «чип-на-чипе», в которой между двумя расположенными друг над другом микросхемами выполнено электрическое соединение посредством так называемых столбиковых выводов. Структуры металлизации, выполненные в краевой области полупроводниковой микросхемы, при электрическом контакте полупроводниковых микросхем соединяются друг с другом, например, в целях экранирования.
В US 5811351 описан способ изготовления полупроводникового конструктивного элемента с первой и второй полупроводниковыми микросхемами с металлизациями, расположенными на основных сторонах, причем металлизации обращены друг к другу и электрически связаны друг с другом посредством шариков припоя. Части металлизации выполнены как контактные площадки для тестирования.
В US 2002/017707 A1 описан полупроводниковый конструктивный элемент с двумя связанными друг с другом полупроводниковыми микросхемами с расположенными на обращенных друг к другу основных сторонах контактными элементами для электрического соединения полупроводниковых микросхем друг с другом.
В ЕР 0908952 А описана компоновка «чип-на-чипе» с выполненными на обращенных друг к другу основных сторонах структурами проводников, которые применяются для электрического контактирования полупроводниковых микросхем.
Альтернативный способ соединения для изготовления электрического соединения между первой и второй микросхемами представляет собой так называемый способ диффузионной пайки. При этом способе первая и вторая микросхемы расположены так, что они обращены своими активными основными поверхностями навстречу друг другу. На соответствующей активной основной стороне находится первая, соответственно, вторая металлизация, которые обращены друг к другу. Первая и вторая металлизация могут быть выполнены в форме медного слоя соответствующей толщины от 1 до 5 мкм. Для изготовления электрического соединения между первой и второй металлизацией нанесен дополнительный тонкий слой припоя, например из цинка, с толщиной от 0,5 до 3 мкм. Общая толщина первой, соответственно, второй металлизации и расположенного между ними слоя припоя составляет в типовом случае менее 10 мкм. По сравнению с вышеупомянутым способом соединения в данном случае, таким образом, создается дополнительная тонкая металлическая поверхность, которую, ввиду ее незначительной толщины, можно структурировать в диапазоне 1 мкм.
Задача настоящего изобретения состоит в том, чтобы создать конструктивный элемент, в котором дополнительные электрические функции можно было реализовать простым способом.
Указанная задача решается конструктивным элементом с признаками пункта 1 формулы изобретения. Предпочтительные варианты осуществления вытекают из зависимых пунктов формулы изобретения.
В изобретении предлагается конструктивный элемент, в частности полупроводниковый компонент, содержащий первую микросхему, размещенную на второй микросхеме, в котором первая и вторая микросхемы соответственно на одной из своих основных поверхностей имеют первую, соответственно, вторую металлизацию, которые обращены одна к другой. При этом первые участки первой и, соответственно, второй металлизации предусмотрены для формирования электрического соединения между первой и второй микросхемами. Вторые участки первой и/или второй металлизации предусмотрены как дополнительная электрическая функциональная поверхность, причем упомянутая электрическая функциональная поверхность выполнена не в подложках первой и второй микросхем.
Определение «дополнительная электрическая функциональная поверхность» (то есть дополнительный уровень интегральной схемы) следует понимать таким образом, что электрическая функциональная поверхность выполнена не в подложке первой или второй микросхем. При этом дополнительная электрическая функциональная поверхность не должна главным образом служить для электрического соединения первой и второй микросхем, а может представлять собой структуру, независимую от первой и второй микросхем. Например, речь могла бы идти о пассивной структуре, которая содержит индуктивности и линии задержки.
Конструктивный элемент также использует вышеописанный способ диффузионной пайки для изготовления электрического соединения между первой и второй микросхемами. Кроме того, имеющиеся металлические слои, наряду с созданием электрического, а также механического соединения, используются также для того, чтобы выполнять дополнительные электрические функции. Это обеспечивает то, что конструкция в целом конструктивного элемента может быть реализована особенно экономично и с широкими функциональными возможностями. В особенности, соответствующий изобретению конструктивный элемент обеспечивает высокую степень выхода годных микросхем на полупроводниковую пластину, так как ввиду технологии соединений соответствующие основные поверхности первой и второй микросхем могут выдерживаться с малыми размерами. Кроме того, соответствующий изобретению конструктивный элемент обеспечивает экономию одной или нескольких дополнительных уровней разводки (межсоединений) и помимо этого обеспечивает экранирование уровней интеграции в первой и второй микросхемах.
Такая дополнительная электрическая функциональная поверхность может быть реализована за счет того, что использованные при способе диффузионной пайки металлические слои, ввиду их незначительной толщины, можно структурировать до диапазона 1 мкм. Точность структурирования ограничена при этом только выбором литографии, точностью юстировки инструмента, который размещает первую и вторую микросхемы друг над другом, а также выдавливанием припоя. При использовании обычной бесконтактной литографии могут разрешаться структуры с размерами от 3 до 5 мкм. Также часто применяемая контактная литография обеспечивает возможность реализации структур с размерами от 1 до 2 мкм. Если принять во внимание большее время юстировки для позиционирования первой и второй микросхем друг над другом, то достигается точность порядка 1 мкм. Выдавливание припоя в диапазоне размеров 1-2 мкм принципиально неизбежно, однако может быть устранено за счет применения дополнительных мер. Например, покрытые припоем первая и вторая металлизации могут выполняться на 1 до 5 мкм больше, чем наносимый на них припой. Хотя проблема выдавливания припоя тем самым решается, однако в общем случае достигается более низкая степень точности структурирования.
Предпочтительным образом, соответствующие первые и/или вторые участки через контактные элементы связаны с контактными площадками, причем контактные площадки лежат в верхнем слое металлизации, находящемся внутри подложки соответствующей микросхемы. Верхний слой металлизации представляет собой расположенный ближе всего к активной основной плоскости уровень интеграции, причем активная основная поверхность представляет собой основную сторону микросхемы. В противоположность обычным структурам, в которых контактные площадки лежат в верхнем слое металлизации, то есть во «внутренности» микросхемы, и с ними может осуществляться контакт непосредственно, например, через припаиваемые проволочные выводы или шарики припоя, первая и/или вторая металлизация расположены непосредственно на соответствующей основной плоскости первой или второй микросхемы.
Электрически соединяемые друг с другом контактные площадки, в противоположность традиционным структурам, не должны быть непосредственно противолежащими.
Дополнительная электрическая функциональная плоскость вне первой и второй микросхемы представляет собой, следовательно, дополнительный металлический слой в качестве дополнительной плоскости разводки (межсоединений).
Предпочтительно первая или вторая микросхема в местах, в которых противолежащая микросхема имеет вторые участки металлизации, не имеет металлизации, так что вторые участки металлизации могут выполнять функцию электрического соединения для работы противолежащей микросхемы. Дополнительная плоскость разводки находится, таким образом, непосредственно между первой и второй микросхемой. Поэтому для устранения коротких замыканий на одной из основных плоскостей противолежащих микросхем оставлено соответствующее «окно».
В другом варианте осуществления изобретения первая микросхема может иметь различные размеры, причем она может быть меньше, одинакового размера или больше, чем вторая микросхема. Вторая микросхема имеет, по меньшей мере, вне зоны перекрытия, которая образована между меньшей первой микросхемой и основной плоскостью второй микросхемы, вторые участки второй металлизации. Расположенные вне зоны перекрытия вторые участки второй металлизации могут предпочтительным образом применяться для кодирования.
Предпочтительным является, если со вторыми участками второй металлизации при размещении большей первой микросхемы на второй микросхеме можно контактировать посредством участка первой металлизации первой микросхемы. Вторые участки второй металлизации состоят таким образом предпочтительно из двух металлических площадок, которые сначала не имеют электрического соединения друг с другом. Если эти обе металлические площадки лежат вне зоны перекрытия между первой и второй микросхемами, то соединение остается разомкнутым. Размещение большей первой микросхемы на второй микросхеме может, однако, иметь следствием соединение обеих металлических площадок, посредством чего вторая микросхема получает информацию о величине или о типе первой микросхемы.
Вторые участки второй металлизации в другом варианте осуществления, также после размещения первой микросхемы на второй микросхеме, могут за счет разделения или соединения проводящих дорожек или металлических площадок, которые являются частью вторых участков, обеспечивать возможность кодирования конструктивного элемента. Вторые участки должны быть тогда проложены вне зон перекрытия между первой и второй микросхемой. Контакт с электрическим соединением проводящих дорожек на вторых участках может осуществляться за счет наносимого затем проводящего материала, например, припоя или проводящего клея. Разделение электрического соединения между двумя проводящими дорожками может осуществляться, например, посредством лазера.
Предпочтительно вторые участки первой и/или второй металлизации включают в себя контактные площадки для тестирования, которые находятся в пределах зоны перекрытия первой и второй микросхем. Пока первая и вторая микросхемы не соединены друг с другом, контактные площадки для тестирования беспрепятственно доступны. После соединения первой и второй микросхем вместе доступ, напротив, больше невозможен, так как контактные площадки для тестирования находятся в пределах зоны перекрытия первой и второй микросхем.
Предпочтительным образом контактные площадки для тестирования на первой или второй микросхеме приводятся в механический контакт со вторыми участками металлизации противолежащих микросхем после размещения первой микросхемы на второй микросхеме. В соответствии с процессом создания электрического соединения контактные площадки для тестирования посредством слоя припоя соединяются с металлизацией на противолежащей микросхеме. Металлизация на противолежащей микросхеме в этом случае предпочтительно не имеет никакой электрической функции. Этот процесс обеспечивает стабильное механическое соединение между первой и второй микросхемами без применения дополнительных средств соединения, например клея.
В соответствии с этим все непосредственно противолежащие вторые участки первой и второй металлизации служат также для механического крепления первой и второй микросхем. Поэтому вторые участки должны быть выполнены максимально плоскими в зоне перекрытия между первой и второй микросхемами.
Предпочтительно противолежащие, служащие для механического крепления вторые участки первой и второй металлизации выполняются в форме кольца, которое окружает первые участки первой и второй металлизации. Тем самым лежащие внутри кольца первые участки металлизации герметично замыкаются и защищаются от коррозии, обусловленной влажностью. Коррозионная стойкость поверхностей может быть дополнительно улучшена за счет последующего золочения путем погружения конструктивного элемента в расплав.
Изобретение поясняется ниже со ссылками на чертежи, на которых представлено следующее:
Фиг.1 - конструктивный элемент в поперечном сечении перед соединением первой и второй микросхем способом диффузионной пайки,
Фиг.2а - вид сверху второй микросхемы, в которой участки металлизации используются в качестве дополнительной плоскости разводки,
Фиг.2b - вид в разрезе устройства по фиг.2а,
Фиг.3а - пример выполнения, в котором вторые участки металлизации предусмотрены для кодирования,
Фиг.3b - вид в разрезе устройства по фиг.2а,
Фиг.4 - другой пример выполнения, в котором вторые участки металлизации предусмотрены для кодирования,
Фиг.5 - поперечное сечение конструктивного элемента, в котором вторые участки металлизации выполнены как контактные площадки для припаивания,
Фиг.6 - поперечное сечение конструктивного элемента, в котором вторые участки соответствующих металлизации выполнены как контактные площадки для тестирования,
Фиг.7a, b - соответственно поперечное сечение конструктивного элемента, в котором вторые участки соответствующих металлизации выполнены как полосковые линии,
Фиг.8 - вид сверху конструктивного элемента, в котором вторые участки металлизации выполнены в виде замкнутого кольца.
На фиг.1 представлен конструктивный элемент в поперечном сечении перед соединением первой микросхемы 10 со второй микросхемой 20 способом диффузионной пайки. Первая микросхема 10 и вторая микросхема 20 имеют соответственно на своей активной основной поверхности 13 или 23, например, контактную площадку 11 или 21, которая лежит соответственно в верхнем металлическом слое микросхемы 10, 20.
Первая микросхема 10 имеет на своей активной основной поверхности 13 первую металлизацию 12. Металлизация 12 разделена на электрически отделенные друг от друга участки. На чертеже один из этих участков через обозначенный как сквозное соединение 14 контактный элемент электрически соединен с контактной площадкой 11. Существенное отличие способа диффузионной пайки состоит в том, что соединенный с контактной площадкой 11 участок первой металлизации 12 имеет существенно бóльшую площадь.
Соответствующим образом на активной основной поверхности 23 второй микросхемы 20 выполнена вторая металлизация 22. Она также разделена на электрически изолированные друг от друга участки. На чертеже один из этих участков посредством сквозного соединения 24 связан с контактной площадкой 21.
Те участки первой и второй металлизации 12, 22, которые имеют электрическое соединение с контактными площадками 11, 21 и позже должны электрически соединяться друг с другом, далее упоминаются как первые участки соответствующей металлизации.
Первая и вторая металлизации 12, 22 обычно выполнены из меди и имеют соответственно толщину примерно от 1 до 5 мкм. На одной из металлизации 12 или 22 нанесен дополнительный металлический слой 30, который выполнен, например, из цинка и имеет толщину от 0,5 до 3 мкм.
Обычно участки, выполненные в первой и второй металлизации 12, 22, имеют одинаковую форму, так что они при юстировке первой микросхемы над второй микросхемой 20 соотносятся друг с другом. Тем самым получается одна плоскость соединений большой площади, посредством которой первая и вторая микросхемы 10, 20 стабильным образом соединяются друг с другом.
В то время как в устройствах, соответствующих уровню техники, металлизации применяются только для создания электрического и/или механического соединения, изобретение предусматривает применение участков металлизации в качестве дополнительной электрической функциональной плоскости, которая расположена вне подложек первой и второй микросхем.
На фиг.2а представлен вид сверху первого варианта выполнения. Показан фрагмент второй микросхемы 20, которая также называется нижней микросхемой. Вторая металлизация 22 имеет первые участки 22 а, которые предусмотрены для создания электрического соединения между нижней микросхемой 20 и показанной на фиг.2b первой микросхемой или верхней микросхемой 10. Например, первый участок 22а выполнен в форме кольца. В выемке 25 первого участка 22а второй металлизации 22 предусмотрены вторые участки 22b, которые выполнены в виде проводящих дорожек. Как лучше видно из фиг.2b, верхняя микросхема 10 на этом участке не имеет металлизации. Вторые участки 22b представляют собой, таким образом, дополнительную плоскость разводки (межсоединений) на активной основной поверхности 23 нижней микросхемы 20. В соответствии с этим вторые участки 22b имеют соединение с контактными площадками 21 через сквозные соединения 24.
Применение металлизации в качестве дополнительной плоскости разводки возможно только потому, что металлизации, ввиду их незначительной толщины, можно структурировать в диапазоне до 1 мкм. При таком выполнении для предотвращения возможности коротких замыканий целесообразно, если в металлическом слое противолежащей стороны микросхемы оставлено соответствующее окно. Предпочтительно оно имеет размеры выемки 25 во второй металлизации 22а.
Из фиг.2b также хорошо видно, что контактные площадки 11, 21 расположены со смещением относительно друг друга. Расположение напротив друг друга не является обязательным, так как электрическое соединение через металлизации 12, 22 допускает любое расположение контактных площадок 11, 21.
Фиг.3а, 3b иллюстрируют другой вариант выполнения, в котором вторые участки металлизации применяются для кодирования. На фиг.3а показан вид сверху соответствующего изобретению конструктивного элемента. На нижней микросхеме 20 размещена верхняя микросхема 10 (сплошная линия), или альтернативно, микросхема 10' с несколько бóльшими размерами (которая на обозначенную пунктиром область больше, чем микросхема 10). Вторые участки металлизации 22 нанесены в форме двух металлических площадок. Эти металлические площадки или вторые участки металлизации 22 лежат вне зоны перекрытия, если меньшая микросхема 10 размещена на нижней микросхеме 20. Если, напротив, верхняя микросхема 10' бóльших размеров предусмотрена для соединения с нижней микросхемой 20, то второй участок 22 находится внутри зоны перекрытия обеих микросхем. Предпочтительно верхняя микросхема 10' имеет тогда участок 12' в металлизации 12, так что через него создается электрическое соединение между обеими металлическими площадками второй металлизации 22. Нижняя микросхема 20 таким способом может распознать, идет ли речь о верхней микросхеме 10 или о верхней микросхеме 10'.
Особенно интересным является это применение в том случае, когда нижняя микросхема 20 и верхняя микросхема 10, 10' являются микросхемами разных типов. Так, например, одна из обеих микросхем могла бы представлять собой микросхему процессора, а другая - память. Сборка конструктивного элемента могла бы тогда происходить не в рамках изготовления полупроводниковой пластины. Этот способ экономит на дорогостоящих процессах встраивания. В частности, может осуществляться сборка процессора с памятью различного объема, не требуя для этого изменения даже одной литографской маски.
Выполненная в виде микросхемы процессора нижняя микросхема 20 могла бы путем простого «опроса» величины площади верхней микросхемы распознать, с какой микросхемой 10, 10' памяти она связана. С этой целью на нижней микросхеме вне кромки площади меньшей верхней микросхемы 10 предусмотрены вторые участки второй металлизации, которые при размещении сверху большей верхней микросхемы приводятся в контакт посредством соответствующей перемычки (металлизации 12'). Подобное кодирование могло бы, разумеется, происходить и внутри площади микросхемы меньшей верхней микросхемы 10.
В общем случае за счет соответствующих контактных площадок и комбинаций перемычек (мостиков) функции кодирования реализуются по образцу обычной перемычки, причем контактные площадки и перемычки могут по выбору находиться как на нижней микросхеме, так и на верхней микросхеме.
Например, путем выведения проводящих дорожек 26 через край площади верхней микросхемы 10 кодирование может осуществляться на готовом конструктивном элементе. Для этого нужно только соответствующие соединения разделить, например, посредством лазера (изоляционная область 28), или соответствующие проводящие дорожки привести в контакт с помощью соединительного элемента 27, например, проводящего клея или припоя. Подобный вариант изображен на фиг.4.
Подобным же образом дискретные компоненты, например резисторы или конденсаторы, помещаются на нижнюю микросхему 20 и соединяются с проводящими дорожками.
На фиг.5 показан другой вариант выполнения соответствующего изобретению конструктивного элемента в поперечном сечении. И в этом примере выполнения нижняя микросхема 20 больше, чем верхняя микросхема 10. В области вне зоны перекрытия предусмотрена металлизация 22 большой площади, которая через сквозное соединение 24 соединена с контактной площадкой 21. Маленькая контактная площадка в верхнем слое металлизации выводится тем самым к большей контактной поверхности. Эта контактная поверхность может при этом иметь площадь 100×100 мкм2. Эти свободно доступные металлические площадки могут применяться для осуществления последующего соединения с припаиваемым проволочным выводом. Предпочтительно поверхность этой свободно доступной поверхности 22 металлизации выполнена позолоченной (погружением в расплав).
С помощью этого варианта создается возможность того, что в микросхеме в области верхнего слоя металлизации не нужно предусматривать никакие контактные площадки для припаивания. Контактные площадки для припаивания реализуются только к моменту предварительной сборки (укрупнения) на основной поверхности микросхемы и через маленькие сквозные соединения, имеющие диаметр примерно 1 мкм, соединяются с интегральной схемой. Тем самым площадь микросхемы может быть уменьшена, за счет чего повышается выход годных для полупроводниковой пластины. Кроме того, площадь этой металлизации для припаивания, по сравнению с традиционным способом, может быть существенно уменьшена.
На фиг.6 представлен еще один пример выполнения, при котором верхняя микросхема 10 имеет контактную площадку 100 для тестирования, которая соединена с контактной площадкой 11 через сквозное соединение 14. Контактные площадки для тестирования необходимы только в процессе изготовления для проверки работоспособности. После того как работоспособность в конкретном случае установлена, доступ к данной конкретной площадке для тестирования больше не требуется. В соответствии с изобретением контактная площадка 100 для тестирования приводится в соединение с металлизацией 201, которая является составной частью второго участка второй металлизации нижней микросхемы 20, за счет чего обеспечивается стабильное скрепление обеих микросхем друг с другом. Соответствующим образом контактная площадка 200 для тестирования предусматривается на основной поверхности нижней микросхемы 20, которая связана с металлизацией 201 - также без электрической функции - в металлизации 12 верхней микросхемы 10.
По сравнению с известными из уровня техники структурами, в данном случае для контактных площадок для тестирования не требуется дополнительная площадь. Точно так же, как контактные площадки, показанные на фиг.5а, контактные площадки 100, 200 для тестирования реализуются только посредством первой или второй металлизации. Особенно предпочтительным является расположение этих площадок в области меньшей верхней микросхемы 10. Тем самым контактные площадки для тестирования после тестирования используются для механического соединения микросхем, тем более что бóльшая часть площадок вне первых участков металлизации с самого начала в качестве «фиктивных площадок» применяется только для механического соединения и отвода тепла. Часть этих имеющихся площадок предварительно дополнительно используется для проверки работоспособности микросхемы. Проверка должна предпочтительным образом проводиться на всей полупроводниковой пластине после нанесения и структурирования соответствующих металлизации. После проверки, например, полупроводниковая пластина, содержащая вторые микросхемы, может оцинковываться в обесточенной погружной ванне, причем только открытые металлизации покрываются необходимым тонким слоем припоя. В так называемой «системе предварительной обработки» изготавливаются микросхемы. После этого в «системе предварительной сборки» (укрупнения) следует подготовка контактных площадок, проверка схем, а также оцинковка и вертикальная интеграция, таким образом, соединение первой и второй микросхем. Затем, в «заключительной процедуре» производится монтаж в корпус. Проверка схемы, таким образом, интегрирована в технологический поток процесса монтажа.
В общем случае при применении способа диффузионной пайки стремятся к тому, чтобы добиться соединения обеих микросхем по возможности по всей поверхности, в целях обеспечения хорошего теплоотвода и хорошего механического контакта. Для этого те вторые участки металлизации, которые не имеют электрической функции, оставляют как фиктивные площадки. Однако эти площадки предпочтительным образом можно использовать также в качестве экранирования, чтобы электрически развязать друг от друга схемы в первой и второй микросхемах. Это особенно необходимо при постоянно увеличивающихся рабочих частотах и скоростях переключения.
На фиг.7а представлен пример выполнения, в котором вторые участки металлизации выполнены как копланарные полосковые проводники или в соединении с одной или обеими соответствующими верхними металлическими поверхностями микросхем как нормальные полосковые проводники (фиг.7b). Этот вариант интересен для входных/выходных проводников высокочастотных схем.
В примере выполнения по фиг.8 второй участок металлизации 12, 22 выполнен в кольцевой форме вокруг первых участков металлизации 12, 22. Замкнутое кольцо из металла герметично закрывает лежащие на первых участках металлизации контакты от коррозии вследствие влажности. Коррозионная стойкость поверхностей может быть дополнительно улучшена за счет последующего золочения погружением конструктивного элемента в расплав.

Claims (10)

1. Конструктивный элемент, в частности, полупроводниковый компонент, содержащий первую микросхему (10), размещенную на второй микросхеме (20), в котором первая и вторая микросхемы (10, 20) имеют, соответственно, на одной из своих основных поверхностей (13, 23) первую, соответственно, вторую металлизации (12, 22), которые обращены одна к другой, при этом первые участки (12а, 22а) металлизации (12, 22) предусмотрены для выполнения электрического соединения между первой и второй микросхемами (10, 20), а вторые участки (12b, 22b) металлизации (12, 22) предусмотрены как дополнительная электрическая функциональная поверхность, причем упомянутая электрическая функциональная поверхность выполнена не в подложках первой и второй микросхем (10, 20).
2. Конструктивный элемент по п.1, отличающийся тем, что соответствующие первые и/или вторые участки (12а, 22а, 12b, 22b) через контактные элементы (14, 24) соединены с контактными площадками (11, 21), причем контактные площадки (11, 21) расположены в верхнем слое металлизации, находящемся внутри подложки соответствующей микросхемы.
3. Конструктивный элемент по п.1, отличающийся тем, что первая или вторая микросхема (10, 20) в местах, в которых противолежащая микросхема (20, 10) содержит вторые участки (22b, 12b) металлизации (22, 12), не имеет металлизации, так что вторые участки (22b) могут выполнять электрическую функцию для работы противолежащей микросхемы (20, 10).
4. Конструктивный элемент по п.1, отличающийся тем, что первая микросхема (10) может иметь различные размеры, причем первая микросхема (10) меньше, равна по величине или больше, чем вторая микросхема (20), и вторая микросхема (20), по меньшей мере, вне зоны перекрытия, которая образована между меньшей первой микросхемой (10) и основной поверхностью второй микросхемы (20), имеет вторые участки (22b) второй металлизации (22).
5. Конструктивный элемент по п.4, отличающийся тем, что при размещении большей первой микросхемы (10) на второй микросхеме (20) контакт со вторыми участками (22b) второй металлизации (22) может осуществляться через участок (12') первой металлизации (12) первой микросхемы (10).
6. Конструктивный элемент по п.4, отличающийся тем, что вторые участки (22b) второй металлизации (22) после размещения первой микросхемы (10) на второй микросхеме (20) обеспечивают возможность кодирования конструктивного элемента за счет разделения или соединения проводящих дорожек или металлических площадок, которые являются частями вторых участков (22b) второй металлизации (22).
7. Конструктивный элемент по любому из предшествующих пунктов, отличающийся тем, что вторые участки (12b, 22b) первой и/или второй металлизации (12, 22) включают в себя контактные площадки (100, 200) для тестирования, которые расположены внутри зоны перекрытия первой и второй микросхем (10, 20).
8. Конструктивный элемент по п.7, отличающийся тем, что контактные площадки для тестирования на первой или второй микросхеме (10, 20) после размещения первой микросхемы (10) на второй микросхеме (20) приводятся в механический контакт со вторыми участками (22b, 12b) металлизации противолежащей микросхемы.
9. Конструктивный элемент по п.7, отличающийся тем, что непосредственно противолежащие вторые участки (12b, 22b) первой и второй металлизации (12, 22) служат для механического крепления первой и второй микросхем (10, 20).
10. Конструктивный элемент по п.9, отличающийся тем, что противолежащие служащие для механического крепления вторые участки (12b, 22b) первой и второй металлизации (12, 22) выполнены в форме кольца, окружающего первые участки (12а, 22а) первой и второй металлизации (12, 22).
RU2004134730/28A 2002-04-30 2003-03-12 Конструктивный элемент RU2290718C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10219353.3 2002-04-30
DE10219353A DE10219353B4 (de) 2002-04-30 2002-04-30 Halbleiterbauelement mit zwei Halbleiterchips

Publications (2)

Publication Number Publication Date
RU2004134730A RU2004134730A (ru) 2005-07-20
RU2290718C2 true RU2290718C2 (ru) 2006-12-27

Family

ID=29264932

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2004134730/28A RU2290718C2 (ru) 2002-04-30 2003-03-12 Конструктивный элемент

Country Status (6)

Country Link
US (1) US7335582B2 (ru)
EP (1) EP1500142A2 (ru)
DE (1) DE10219353B4 (ru)
RU (1) RU2290718C2 (ru)
TW (1) TWI245403B (ru)
WO (1) WO2003094234A2 (ru)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006031405B4 (de) 2006-07-05 2019-10-17 Infineon Technologies Ag Halbleitermodul mit Schaltfunktionen und Verfahren zur Herstellung desselben
US20100084755A1 (en) * 2008-10-08 2010-04-08 Mark Allen Gerber Semiconductor Chip Package System Vertical Interconnect

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2006990C1 (ru) 1991-01-22 1994-01-30 Константин Иванович Баринов Большая интегральная схема (ее варианты)
DE19531158A1 (de) * 1995-08-24 1997-02-27 Daimler Benz Ag Verfahren zur Erzeugung einer temperaturstabilen Verbindung
KR100438256B1 (ko) * 1995-12-18 2004-08-25 마츠시타 덴끼 산교 가부시키가이샤 반도체장치 및 그 제조방법
DE19632378B4 (de) * 1996-08-10 2007-01-25 Robert Bosch Gmbh Diffusionslötverbindung und Verfahren zur Herstellung von Diffusionslötverbindungen
US5898223A (en) * 1997-10-08 1999-04-27 Lucent Technologies Inc. Chip-on-chip IC packages
US6137164A (en) * 1998-03-16 2000-10-24 Texas Instruments Incorporated Thin stacked integrated circuit device
JP3365743B2 (ja) * 1999-02-03 2003-01-14 ローム株式会社 半導体装置
JP4246835B2 (ja) * 1999-03-09 2009-04-02 ローム株式会社 半導体集積装置
JP3388202B2 (ja) * 1999-05-26 2003-03-17 ローム株式会社 半導体集積回路装置ならびに装置の組立方法
JP2002289768A (ja) * 2000-07-17 2002-10-04 Rohm Co Ltd 半導体装置およびその製法
US6396156B1 (en) * 2000-09-07 2002-05-28 Siliconware Precision Industries Co., Ltd. Flip-chip bonding structure with stress-buffering property and method for making the same
DE10124774B4 (de) * 2001-05-21 2016-05-25 Infineon Technologies Ag Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip und Verfahren zu dessen Herstellung
US6683385B2 (en) * 2002-04-23 2004-01-27 Ultratera Corporation Low profile stack semiconductor package

Also Published As

Publication number Publication date
US7335582B2 (en) 2008-02-26
TWI245403B (en) 2005-12-11
DE10219353B4 (de) 2007-06-21
TW200306660A (en) 2003-11-16
EP1500142A2 (de) 2005-01-26
RU2004134730A (ru) 2005-07-20
WO2003094234A2 (de) 2003-11-13
DE10219353A1 (de) 2003-11-20
US20050121801A1 (en) 2005-06-09
WO2003094234A3 (de) 2004-02-12

Similar Documents

Publication Publication Date Title
US6538326B2 (en) Semiconductor device and manufacturing method thereof
KR100298827B1 (ko) 재배선 기판을 사용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
KR100290193B1 (ko) 반도체장치및그제조방법
JP5801989B2 (ja) 半導体装置および半導体装置の製造方法
KR20010070028A (ko) 반도체장치 및 그 제조방법
JP2011501410A (ja) 頑健な多層配線要素および埋設された超小型電子素子とのアセンブリ
KR20000075876A (ko) 반도체 장치 및 그 제조방법
CN101128087B (zh) 电路基板和半导体器件
JP2000269381A (ja) パッケージ基板、半導体パッケージおよび製造方法
US20060220261A1 (en) Semiconductor device
KR20020050072A (ko) 반도체 장치의 제조 방법
US20030205827A1 (en) Wirebond structure and method to connect to a microelectronic die
CN105845638B (zh) 电子封装结构
KR100802267B1 (ko) Bga형 반도체 장치 및 그 제조 방법
US20180174992A1 (en) Semiconductor device with copper migration stopping of a redistribution layer
TWI715257B (zh) 晶片封裝結構及其製作方法
RU2290718C2 (ru) Конструктивный элемент
JP2000286304A (ja) 半導体素子の製造方法、および半導体素子、および半導体装置の製造方法、および半導体装置、ならびに実装モジュール
RU2134498C1 (ru) Контактный узел
CN100444375C (zh) 具有通过凸点下金属化层所连接的附加微型焊盘的集成电路及其制造方法
JPH09232506A (ja) 半導体装置およびその製造方法
JP3297959B2 (ja) 半導体装置
JP6305375B2 (ja) 半導体装置および半導体装置の製造方法
JP3458056B2 (ja) 半導体装置およびその実装体
US20040104113A1 (en) External electrode connector

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20170313