WO2003094234A2 - Elektronisches bauelement - Google Patents

Elektronisches bauelement Download PDF

Info

Publication number
WO2003094234A2
WO2003094234A2 PCT/DE2003/000787 DE0300787W WO03094234A2 WO 2003094234 A2 WO2003094234 A2 WO 2003094234A2 DE 0300787 W DE0300787 W DE 0300787W WO 03094234 A2 WO03094234 A2 WO 03094234A2
Authority
WO
WIPO (PCT)
Prior art keywords
chip
metallization
chips
regions
areas
Prior art date
Application number
PCT/DE2003/000787
Other languages
English (en)
French (fr)
Other versions
WO2003094234A3 (de
Inventor
Holger HÜBNER
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Priority to EP03714696A priority Critical patent/EP1500142A2/de
Publication of WO2003094234A2 publication Critical patent/WO2003094234A2/de
Publication of WO2003094234A3 publication Critical patent/WO2003094234A3/de
Priority to US10/974,542 priority patent/US7335582B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08123—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting directly to at least two bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01052—Tellurium [Te]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Definitions

  • the invention relates to a component, in particular a semiconductor component, with a first chip, which is arranged on a second chip, and. in which the first and the second chip have an electrical connection to one another.
  • the arrangement of two chips one above the other and their electrical connection to one another is also referred to as "vertical circuit integration".
  • One way to establish the electrical connection between the first and the second chip is to use bond wires.
  • one of the two chips has a much larger footprint than the other.
  • Each of the two chips has bond pads on its active main side, with the larger chip being located, for example, in an area on the edge, so that the smaller chip can be placed in the central area which is not provided with bond pads.
  • the electrical connection is made by bond wires between respective bond pads.
  • Another possibility is to use conductive adhesive or solder balls to make the electrical connection.
  • the active main surfaces of the first and second chips face one another, so that respective contact surfaces come to lie opposite one another. Then point contacts are created using the conductive adhesive or the solder balls. Shear forces due to thermal stresses can therefore lead to impairment of the electrical contact.
  • the diameter of the bond pads or the contact areas in the variants described so far is between 70 to 100 ⁇ m.
  • the distance between two bond pads or external contact areas is also in the order of magnitude mentioned.
  • An alternative connection method for establishing an electrical connection between the first and the second chip is the so-called “diffusion soldering method”.
  • the first and the second chip are arranged with their active main surfaces in relation to one another.
  • the first or second metallization can be in the form of a copper layer with a respective thickness of 1 to 5 ⁇ m.
  • an additional thin solder layer for. B. made of tin, with a thickness between 0.5 and 3 ⁇ m.
  • the total thickness from the first or second metallization and the intermediate solder layer is typically less than 10 ⁇ m.
  • an additional thin metal level is created here, which can be structured in a range of 1 ⁇ m due to its small thickness.
  • the object of the present invention is therefore to provide a component in which additional electrical functions can be implemented in a simpler manner.
  • the invention proposes a component, in particular a semiconductor component, with a first chip, which is arranged on a second chip, in which the first and the second Chip have first or second metallizations on one of their main surfaces, which face each other.
  • First areas of the first or second metallization are provided for establishing an electrical connection between the first and the second chip.
  • Second areas of the first and / or second metallization are provided as an additional electrical functional level outside the first and second chips.
  • additional electrical functional levels outside the first and second chips is to be understood such that the electrical functional level is not formed in the substrate of the first or second chip, but outside of it.
  • the additional electrical functional level does not have to serve primarily for the electrical connection of the first and the second chip, but it can represent a structure that is independent of the first and the second chip. For example, it could be a passive structure that includes coils and delay lines.
  • the component therefore uses the diffusion soldering process described at the outset to establish an electrical connection between the first and second chips.
  • the existing metal layers are also used to perform further electrical functions.
  • This allows the overall structure of the component to be implemented particularly cheaply and with high functionality.
  • the component according to the invention enables a higher yield of chips per wafer, since the respective base areas of the first and second chips can be kept small due to the connection technology.
  • the component according to the invention makes it possible to save one or more additional wiring levels and also ensures that the circuit levels in the first and second chips are shielded.
  • This further electrical functional level is made possible by the fact that the metal layers used in a diffusion soldering process can be structured down to a range of 1 ⁇ m due to their small thickness.
  • the structuring fineness is limited only by the choice of lithography, by the adjustment accuracy of the tool that places the first and second chips one above the other, and by solder squeezing.
  • lithography With a conventional proximity lithography, structures of up to 3 to 5 ⁇ m can be resolved.
  • the contact lithography which is also frequently used, even enables structures of up to 1 to 2 ⁇ m. If you accept a longer adjustment time for positioning the first and second chips one above the other, an accuracy of 1 ⁇ m can also be achieved here.
  • Solder squeezing in the range of 1 to 2 ⁇ m is inevitable in principle, but can be avoided by using further measures.
  • the first and second metallizations coated with a solder can be made 1 to 5 ⁇ m larger than the solder to be applied thereon. The solder squeezes are thereby caught, but a lower degree of structuring fineness is achieved.
  • the first and / or second metallization are expediently connected via contact material elements to contact pads located in an uppermost metallization layer.
  • the top metallization layer is located within the substrate of a respective chip. It represents the circuit level closest to the active main area, the active main area being a main page of a chip.
  • the contact pads are located in the uppermost metallization layer, that is to say in the "interior" of the chip and can be contacted directly, for example via bond wires or solder balls
  • the first and / or second metallization is directly on the respective main surface of the first or second chips.
  • the electrically connected contact pads do not have to be directly opposite.
  • the additional electrical functional level outside of the first and second chips consequently provides an additional metal layer as a further wiring level.
  • the first or second chip preferably has no metallization at the points at which the opposite chip has second areas of metallization, so that the second areas can assume an electrical function for the operation of the opposite chip.
  • the further wiring level is thus directly between the first and second chip. To avoid short circuits, a corresponding “window” is therefore left free on one of the main surfaces of the opposite chips.
  • the first chip can have different sizes, whereby it can be smaller, the same size or larger than the second chip.
  • the second chip has second areas of the second metallization at least outside of an overlap area which is formed between the smallest first chip and the main area of the second chip.
  • the second areas of the second metallization located outside the overlap area can advantageously be used as coding.
  • the second regions of the second metalization can be contacted by the first metalization of the first chip when a larger first chip is arranged on the second chip.
  • the second areas of the second metallization thus preferably consist of two metal surfaces which initially have no electrical connection to one another. If these two metal surfaces lie outside the overlap area between the first and second chip, the connection remains open. The arrangement of a larger one However, the first chip on the second chip can result in a connection of the two metal surfaces, as a result of which the second chip receives information about the size or type of the first chip.
  • the second regions of the second metallization can also enable coding after the first chip has been arranged on the second chip by separating or connecting conductor tracks or metal surfaces that are part of the second regions.
  • the second areas must then be located outside the overlap area between the first and second chips.
  • the electrical connection of conductors in the second areas can be done by subsequently applied conductive material, eg. B. a solder or conductive adhesive.
  • the electrical connection between two conductor tracks could be separated, for example, by means of a laser.
  • the second regions of the first and / or second metallizations preferably comprise test pads which are located within the overlap region of the first and second chips. As long as the first and second chips are not yet connected to one another, the test pads are freely accessible. However, after the first and second chips have been joined together, access is no longer possible since the test pads are then located within the overlap area of the first and second chips.
  • test pads on the first or second chip are preferably brought into mechanical contact with second regions of the metallization of the opposite chip after the first chip has been arranged on the second chip.
  • the test pads are connected to a metallization on the opposite chip via a solder layer.
  • the metallization on the opposite chip preferably has no electrical function. This pre go allows a stable mechanical connection between the first and second chip, without the use of another connecting means, such as. B. an adhesive.
  • all immediately opposite second areas of the first and second metallization also serve for the mechanical fastening of the first and second chips.
  • the second areas should therefore, if possible, be made flat in the overlap area between the first and second chips.
  • the opposing second regions serving for mechanical fastening are designed in the form of a ring surrounding the first regions of the first and second metallization.
  • the first areas of the metallization lying inside the ring are hermetically sealed and protected against corrosion by moisture.
  • the corrosion resistance of the surfaces can also be improved by subsequently dip-gilding the component.
  • FIG. 1 shows a component in cross section before connecting a first and second chip using a diffusion soldering process
  • FIG. 2a shows the top view of a second chip, in which parts of the metallization are used as a further wiring level
  • FIG. 2b shows a sectional view of the arrangement from FIG. 2a
  • FIG. 3a shows an exemplary embodiment in which second areas of the metallization are provided for coding
  • FIG. 3b shows a sectional view of the arrangement from FIG. 3a
  • FIG. 4 shows a further exemplary embodiment in which the second areas of the metallization are provided as coding
  • FIG. 5 shows a cross section through the component in which the second regions of the metallization are designed as bond pads
  • FIG. 6 shows a cross section through the component in which the second regions of the respective metallizations are designed as test pads
  • Figure 8 is a plan view of the component in which the second regions of the metallization are designed as a closed ring.
  • FIG. 1 shows in cross section a component before connecting a first chip 10 to a second chip 20 using a diffusion soldering process.
  • the first chip 10 and the second chip 20 each have, for example, a contact pad 11 or 21 on their active main surface 13 or 23, which is located in the uppermost metal layer of the chips 10, 20.
  • the first chip 10 has a first metallization 12 on its active main surface 13.
  • the metallization 12 is divided into areas that are electrically separate from one another. In the figure, one of these areas is electrically connected to the contact pad 11 via a contact material element referred to as a via 14.
  • the essential characteristic of the diffusion soldering method is that an area of the first metallization 12 connected to the contact pad 11 has a substantially larger area.
  • a second metallization 22 is formed on the active main area 23 of the second chip 20. This is also divided into electrically separated areas. In the figure, one of these areas is connected to the contact pad 21 via a via 24.
  • first and second metallization 12, 22 which have an electrical connection to bond pads 11, 21 and are later to be electrically connected to one another are referred to below as first areas of the respective metallization.
  • the first and second metallizations 12, 22 usually consist of copper and each have a thickness of approximately 1 to 5 ⁇ m.
  • a further metal layer 30 is applied to one of the metallizations 12 or 22, which layer consists for example of tin and has a thickness between 0.5 and 3 ⁇ m.
  • the regions formed in the first and second metallizations 12, 22 are normally configured identically, so that they are assigned to one another when the first chip 10 is adjusted above the second chip 20. This results in a large-area connection level, as a result of which the first and second chips 10, 20 are connected to one another in a stable manner.
  • the metallizations are only used to produce an electrical and / or mechanical connection, the invention provides for areas of the metallization to be used as an additional electrical functional level, which is located outside the first and second chips ,
  • FIG. 2a shows a first embodiment in a top view.
  • a section of the second chip 20 is shown, which is also referred to as a bottom chip.
  • the second me- Tallization 22 has first areas 22a, which are provided for establishing an electrical connection between the bottom chip 20 and the first chip or top chip 10 shown in Figure 2b.
  • the first area 22a is configured in a ring shape.
  • second areas 22b are provided, which are designed in the form of conductor tracks.
  • the top chip 10 has no metallization in this area.
  • the second regions 22b thus represent an additional wiring level on the active main surface 23 of the bottom chip 20. Accordingly, the second regions 22b have a connection to the contact pads 21 via plated-through holes 24.
  • the use of the metallization as a further wiring level is only possible because the metallizations can be structured in a range of up to 1 ⁇ m due to their small thickness. In such a configuration, it is useful to avoid short circuits if a corresponding window is left free in the metal layer on the opposite chip side. This expediently has the dimensions of the recess 25 in the second metallization 22a.
  • FIGS. 3a and 3b show a further exemplary embodiment in which the second regions of a metallization are used for coding.
  • FIG. 3a shows a top view of the component according to the invention.
  • On the bottom chip 20 is a top chip 10 (solid line) or alternatively a somewhat larger top chip 10 '(the one around the dashed area compared to the chip 10 is applied).
  • the second regions of the metallization 22 are applied in the form of two metal surfaces. These metal areas or second areas of the metallization 22 lie outside an overlap area when the smaller top chip 10 is applied to the bottom chip 20. If, on the other hand, the larger top chip 10 'is provided for connection to the bottom chip 20, the second area 22 lies within the overlap area of the two chips.
  • the top chip 10 ′ then preferably has an area 12 ′ in the metallization 12, so that an electrical connection is established between the two metal surfaces of the second metallization 22. In this way, the bottom chip 20 is able to recognize whether it is a top chip 10 or a top chip 10 '.
  • the bottom chip 20 and the top chip 10, 10 'are of different types are particularly interesting when the bottom chip 20 and the top chip 10, 10 'are of different types.
  • one of the two chips could be a processor chip, while the other represents a memory.
  • the component can then be assembled outside of the wafer production. This procedure saves expensive embedded processes.
  • a processor with different sized memories can be assembled without having to change even a single lithography mask.
  • a bottom chip 20 embodied as a processor chip could identify the memory chip 10, 10 ′ to which it was connected simply by “querying” the area size of the top chip.
  • second areas of the second metallization are provided on the bottom chip outside the surface edge of the smallest top chip 10, which are contacted by a corresponding bridge (metalization 12 ′) when a larger top chip is placed on it.
  • Such coding could of course also take place within the chip area of the smaller top chip 10.
  • corresponding contact areas and bridge combinations can be used to implement general coding functions based on the pattern of conventional jumpers, with the contact areas and bridges optionally being located both on the bottom chip and on the top chip.
  • coding can also be carried out on the finished component.
  • corresponding connections e.g. B. with a laser
  • FIG. 4 Such a variant is shown in FIG. 4.
  • discrete components such. B. resistors or capacitors are applied to the bottom chip 20 and connected to the conductor tracks 26.
  • Figure 5a shows a further embodiment of the component according to the invention in cross section.
  • the bottom chip 20 is larger than the top chip 10.
  • a large-area metallization 22 is provided, which is connected to a contact pad 21 via a via 24.
  • the small contact pad in the uppermost metallization layer thus leads to a large contact area.
  • This contact area can have an area of 100 ⁇ 100 ⁇ m 2 .
  • This freely accessible metal surface can be used for another
  • This freely accessible metallization surface 22 is preferably gold-plated.
  • This variant creates the possibility that no bond areas have to be provided in the area of the uppermost metallization layer in a chip.
  • the bond areas are Realized on the main surface of the chip only at the time of preassembling and connected to the integrated circuit via small vias with a diameter of approximately 1 ⁇ m square. As a result, the chip area can be reduced, which increases the yield on a wafer. In addition, the area of this bond metallization can be greatly increased compared to a conventional method.
  • FIG. 6 shows a further exemplary embodiment, in which the top chip 10 has a test pad 100 which is connected to a contact pad 11 via a via 14.
  • the test pads are only required during the production of a chip to check the functionality. After the correct functionality has been determined, access to these test pads is no longer necessary.
  • the test pad 100 is connected to a metallization 201, which is part of the second region of the second metallization of the bottom chip 20, whereby the two chips are stably attached to one another.
  • a test pad 200 is provided on the main surface of the bottom chip 20, which is connected to a metallization 201 - likewise without electrical function - in the metallization 12 of the top chip 10.
  • test pads 100, 200 are only realized by means of the first or second metallization. It is particularly advantageous to place these areas in the area of the smaller top chip 10.
  • the test pads are thus used after the test for the mechanical connection of the chips, especially since a large part of the areas outside the first areas of the metallizations are used as "dummy areas" only for mechanical connection and heat dissipation. Some of these existing areas will therefore become the chip in addition to the function test used.
  • the testing should advantageously be carried out on the entire wafer after the respective metallizations have been applied and structured.
  • the wafer containing, for example, the second chips can be tinned in the electroless immersion bath, only the open metallizations being coated with the necessary thin solder layer.
  • the chips are thus manufactured in the so-called "front end”. This is followed in the "preassembly" by the preparation of the bond pads, the circuit tests as well as the tinning and vertical integration, ie the connection of the first and second chip. Afterwards the assembly in the housing takes place in the "backend". The circuit test is thus integrated in the process flow of assembly technology.
  • the diffusion soldering process strives to achieve a connection of the two chips that is as large as possible since good heat conduction and good mechanical contact are desired.
  • those second areas of the metallization that have no electrical function are left as dummy surfaces.
  • these areas can advantageously also be used as shielding in order to electrically decouple the circuits in the first and second chips from one another. This becomes necessary in particular with the increasing operating frequencies and switching speeds.
  • FIG. 7a shows an exemplary embodiment in which the second regions of the metallizations are designed as coplanar strip lines or in connection with one or the two uppermost metal levels of the chips as normal strip lines (FIG. 7b).
  • This variant is interesting for input / output lines of high-frequency circuits.
  • the second region of the metallizations 12, 22 is formed in a ring around the first regions of the metallizations 12, 22.
  • the closed metal ring closes the first areas of the Metallized contacts hermetically prevent corrosion from moisture.
  • the corrosion resistance of the surfaces can also be improved by subsequently dip-gilding the component.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Automation & Control Theory (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Die Erfindung schlägt ein Bauelement, insbesondere ein Halbleiterbauelement vor, mit einem ersten Chip (10), der auf einem zweiten Chip (20) angeordnet ist, bei dem der erste und der zweite Chip (10, 20) jeweils auf einer ihrer Hauptflächen (13, 23) erste bzw. zweite Metallisierungen (12, 22) aufweisen, die einander zugewandt sind. Erste Bereiche der Metallisierungen (12, 22) sind zur Herstellung einer elektrischen Verbindung zwischen dem ersten und dem zweiten Chip (10, 20) vorgesehen. Zweite Bereiche der Metallisierung (12, 22) sind erfindungsgemäß als zusätzliche elektrische Funktionsebene außerhalb des ersten und zweiten Chips (10, 20) vorgesehen.

Description

B e s ehr e ibung
Bauelement
Die Erfindung betrifft ein Bauelement, insbesondere ein Halbleiterbauelement, mit einem ersten Chip, der auf einem zweiten Chip angeordnet ist, und. bei dem der erste und der zweite Chip eine elektrische Verbindung zueinander aufweisen.
Die Anordnung zweier Chips übereinander und deren elektrische Verbindung untereinander wird auch als "vertikale Schaltungsintegration" bezeichnet. Eine Möglichkeit, die elektrische Verbindung zwischen dem ersten und dem zweiten Chip herzustellen, ist die Verwendung von Bonddrähten. Bei diesem Verbindungsverfahren weist einer der beiden Chips eine wesentlich größere Grundfläche auf, als der andere. Jeder der beiden Chips weist auf seiner aktiven Hauptseite Bondpads auf, wobei diese bei dem größeren Chip beispielsweise in einem randseitigen Bereich gelegen sind, so daß der kleinere Chip in den nicht mit Bondpads versehenen Zentralbereich gesetzt werden kann. Schließlich wird die elektrische Verbindung durch Bonddrähte zwischen jeweiligen Bondpads hergestellt.
Eine andere Möglichkeit besteht darin, Leitkleber oder Lötkugeln zur Herstellung der elektrischen Verbindung einzusetzen. In beiden Varianten sind die aktiven Hauptflächen des ersten und zweiten Chips einander zugewandt, so daß jeweilige Kontaktflächen einander gegenüber zum Liegen kommen. Dann werden Punktkontakte mittels des Leitklebers oder der Lotkugeln erzeugt. Scherkräfte aufgrund thermischer Spannungen können deshalb zu einer Beeinträchtigung des elektrischen Kontaktes führen.
Der Durchmesser der Bondpads bzw. der Kontaktflächen liegt bei den bislang beschriebenen Varianten zwischen 70 bis 100 μm. Der Abstand zwischen zwei Bondpads bzw. externen Kontaktflächen liegt ebenfalls in der genannten Größenordnung. Das Vorsehen zusätzlicher elektrischer Funktionen bei einer elektrischen Verbindung mittels Bonddrähten, Leitkleber oder Lotkugeln erfordert umfangreiche Designänderungen bezüglich der Anordnung des ersten und zweiten Chips aufeinander, der elektrischen Verbindung einzelner Bondpads oder externer Kontaktflächen.
Eine alternative Verbindungsmethode zur Herstellung einer elektrischen Verbindung zwischen dem ersten und dem zweiten Chip stellt das sogenannte "Diffusionslötverfahren" dar. Bei diesem werden der erste und der zweite Chip mit ihren aktiven Hauptflächen zueinander angeordnet. Auf einer jeweiligen aktiven Hauptfläche befindet sich eine erste bzw. zweite Metallisierung, die einander zugewandt sind. Die erste bzw. zweite Metallisierung kann in Form einer Kupfer-Schicht mit einer jeweiligen Dicke von 1 bis 5 μm ausgeführt sein. Zur Herstellung einer elektrischen Verbindung wird zwischen die erste und zweite Metallisierung eine zusätzliche dünne Lotschicht, z. B. aus Zinn, mit einer Dicke zwischen 0,5 und 3 μm einge- bracht. Die Gesamtdicke aus der ersten bzw. zweiten Metallisierung und der dazwischen liegenden Lotschicht beträgt typischerweise weniger als 10 μm. Im Vergleich zu den eingangs genannten Verbindungsverfahren wird hier also eine zusätzliche dünne Metallebene geschaffen, die sich aufgrund ihrer ge- ringen Dicke in einem Bereich von 1 μm strukturieren läßt.
Die Aufgabe der vorliegenden Erfindung ist es daher, ein Bauelement anzugeben, bei dem zusätzliche elektrische Funktionen auf einfachere Art und Weise realisiert werden können.
Diese Aufgabe wird mit einem Bauelement mit den Merkmalen des Anspruches 1 gelöst. Vorteilhafte Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Die Erfindung schlägt ein Bauelement, insbesondere ein Halbleiterbauelement, vor, mit einem ersten Chip, der auf einem zweiten Chip angeordnet ist, bei dem der erste und der zweite Chip jeweils auf einer ihrer Hauptflächen erste bzw. zweite Metallisierungen aufweisen, die einander zugewandt sind. Dabei sind erste Bereiche der ersten bzw. zweiten Metallisierung zur Herstellung einer elektrischen Verbindung zwischen dem ersten und dem zweiten Chip vorgesehen. Zweite Bereiche der ersten und/oder zweiten Metallisierung sind als zusätzliche elektrische Funktionsebene außerhalb des ersten und zweiten Chips vorgesehen.
Die Bezeichnung "zusätzliche elektrische Funktionsebenen außerhalb des ersten und zweiten Chips" ist so zu verstehen, daß die elektrische Funktionsebene nicht in dem Substrat des ersten oder zweiten Chips ausgebildet ist, sondern außerhalb davon. Dabei muß die zusätzliche elektrische Funktionsebene nicht primär zur elektrischen Verbindung des ersten und des zweiten Chips dienen, sondern sie kann eine von dem ersten und dem zweiten Chip unabhängige Struktur darstellen. Beispielsweise könnte es sich um eine passive Struktur handeln, die Spulen und Verzögerungsleitungen enthält.
Das Bauelement nutzt also das eingangs beschriebene Diffusionslötverfahren zur Herstellung einer elektrischen Verbindung zwischen dem ersten und zweiten Chip. Darüber hinaus werden die vorhandenen Metallschichten neben der bloßen Herstellung der elektrischen sowie mechanischen Verbindung dazu hergenommen, weitere elektrische Funktionen zu übernehmen. Dies gestattet es, den Gesamtaufbau des Bauelementes besonders billig und mit hoher Funktionalität zu realisieren. Insbesondere ermöglicht das erfindungsgemäße Bauelement eine höhere Aus- beute an Chips pro Wafer, da aufgrund der Verbindungstechno- logie die jeweiligen Grundflächen des ersten und zweiten Chips klein gehalten werden können. Weiterhin ermöglicht das erfindungsgemäße Bauelement die Einsparung einer oder mehrerer zusätzlichen Verdrahtungsebene und sorgt darüber hinaus für eine Abschirmung der Schaltungsebenen in dem ersten und zweiten Chip. Möglich wird diese weitere elektrische Funktionsebene dadurch, daß sich die bei einem Diffusionslötverfahren eingesetzten Metallschichten aufgrund ihrer geringen Dicke bis in einen Bereich von 1 μm strukturieren lassen. Begrenzt wird die Strukturierungsfeinheit dabei lediglich durch die Wahl der Lithographie, durch die Justagegenauigkeit des Werkzeuges, welches den ersten und zweiten Chip übereinander anordnet, sowie durch Lotauspressungen. Mit einer üblichen Proxi- mity-Lithographie lassen sich Strukturen von bis zu 3 bis 5 μm auflösen. Die ebenfalls häufig verwendete Kontakt- Lithographie ermöglicht sogar Strukturen von bis zu 1 bis 2 μm. Nimmt man eine höhere Justagezeit zur Positionierung des ersten und zweiten Chips übereinander in Kauf, so ist auch hier eine Genauigkeit von 1 μm erreichbar. Die Lotauspressun- gen im Bereich von 1 bis 2 μm sind prinzipiell unvermeidlich, lassen sich jedoch durch die Anwendung weiterer Maßnahmen vermeiden. Beispielsweise können die mit einem Lot beschichteten ersten und zweiten Metallisierungen um 1 bis 5 μ größer ausgeführt werden als das darauf aufzubringende Lot. Die Lotauspressungen werden hierdurch zwar aufgefangen, allerdings wird ein geringerer Grad an Strukturierungsfeinheit erreicht.
Zweckmäßigerweise sind die erste und/oder zweite Metallisie- rung über Kontaktmaterialelemente mit in einer obersten Metallisierungslage gelegenen Kontaktpads verbunden. Die oberste Metallisierungslage befindet sich innerhalb des Substrates eines jeweiligen Chips. Sie stellt die der aktiven Hauptfläche am nächsten gelegene Schaltungsebene dar, wobei die aktive Hauptfläche eine Hauptseite eines Chips darstellt. Im Gegensatz zu konventionellen Anordnungen, bei denen die Kontaktpads in der obersten Metallisierungslage, also im „Inneren" des Chips gelegen und direkt, z.B. über Bonddrähte oder Lotkugeln kontaktierbar sind, ist die erste und/oder zweite Metallisierung unmittelbar auf der jeweiligen Hauptfläche des ersten bzw. zweiten Chips gelegen. Die elektrisch miteinander verbundenen Kontaktpads müssen im Gegensatz zu konventionellen Anordnungen nicht unmittelbar gegenüber gelegen sein.
Die zusätzliche elektrische Funktionsebene außerhalb des er- sten und zweiten Chips stellt folglich eine zusätzliche Metallschicht als weitere Verdrahtungsebene bereit.
Vorzugsweise weist der erste oder zweite Chip an den Stellen, an denen der gegenüberliegende Chip zweite Bereiche der Me- tallisierung aufweist, keine Metallisierung auf, so daß die zweiten Bereiche eine elektrische Funktion für den Betrieb des gegenüberliegenden Chips übernehmen können. Die weitere Verdrahtungsebene befindet sich somit unmittelbar zwischen dem ersten und zweiten Chip. Zur Vermeidung von Kurzschlüssen ist deshalb auf einer der Hauptflächen der gegenüberliegenden Chips ein korrespondierendes „Fenster" freigelassen.
In einer weiteren Ausgestaltung der Erfindung kann der erste Chip unterschiedliche Größen aufweisen, wobei er kleiner, gleich groß oder größer wie der zweite Chip sein darf. Der zweite Chip weist zumindest außerhalb eines Überlappungsbereiches, der zwischen dem kleinsten ersten Chip und der Hauptfläche des zweiten Chips gebildet ist, zweite Bereiche der zweiten Metallisierung auf. Die außerhalb des Überlap- pungsbereiches gelegenen zweiten Bereiche der zweiten Metallisierung können vorteilhafterweise als Codierung verwendet werden.
Bevorzugt ist es, wenn die zweiten Bereiche der zweiten Me- tallisierung bei Anordnung eines größeren ersten Chips auf dem zweiten Chip durch die erste Metallisierung des ersten Chips kontaktierbar sind. Die zweiten Bereiche der zweiten Metallisierung bestehen somit vorzugsweise aus zwei Metallflächen, die zunächst keine elektrische Verbindung zueinander aufweisen. Liegen diese beiden Metallflächen außerhalb des Überlappungsbereiches zwischen ersten und zweiten Chip, so bleibt die Verbindung geöffnet. Die Anordnung eines größeren ersten Chips auf dem zweiten Chip kann jedoch eine Verbindung der beiden Metallflächen zur Folge haben, wodurch der zweite Chip eine Information über die Größe oder den Typ des ersten Chips erhält.
Die zweiten Bereiche der zweiten Metallisierung können in einer anderen Ausgestaltung auch nach Anordnung des ersten Chips auf dem zweiten Chip durch Auftrennen oder Verbinden von Leiterzügen bzw. Metallflächen, die Teil der zweiten Be- reiche sind, eine Codierung ermöglichen. Die zweiten Bereiche müssen dann außerhalb des Überlappungsbereiches zwischen dem ersten und zweiten Chip gelegen sein. Die elektrische Verbindung von Leiterzügen in den zweiten Bereichen kann durch nachträglich aufgebrachtes leitendes Material, z. B. einem Lot oder Leitkleber kontaktiert werden. Eine Auftrennung der elektrischen Verbindung zweier Leiterzüge könnte beispielsweise mittels eines Lasers erfolgen.
Vorzugsweise umfassen die zweiten Bereiche der ersten und/oder zweiten Metallisierungen Prüfpads, die innerhalb des Überlappungsbereiches des ersten und zweiten Chips gelegen sind. Solange der erste und zweite Chip noch nicht miteinander verbunden sind, sind die Prüfpads ungehindert zugänglich. Nach dem Zusammenfügen des ersten und zweiten Chips ist ein Zugang hingegen nicht mehr möglich, da die Prüfpads dann innerhalb des Überlappungsbereiches des ersten und zweiten Chips gelegen sind.
Vorzugsweise werden die Prüfpads auf dem ersten oder zweiten Chip nach Anordnung des ersten Chips auf dem zweiten Chip in mechanischen Kontakt mit zweiten Bereichen der Metallisierung des gegenüberliegenden Chips gebracht. Entsprechend der Vorgehensweise zur Herstellung einer elektrischen Verbindung werden die Prüfpads über eine Lotschicht mit einer Metalli- sierung auf dem gegenüberliegenden Chip verbunden. Die Metallisierung auf dem gegenüberliegenden Chip weist in diesem Fall vorzugsweise keine elektrische Funktion auf . Dieses Vor- gehen erlaubt eine stabile mechanische Verbindung zwischen dem ersten und zweiten Chip, ohne die Verwendung eines weiteren Verbindungsmittels, wie z. B. einem Kleber.
Dementsprechend dienen alle sich unmittelbar gegenüberliegenden zweiten Bereiche der ersten und zweiten Metallisierung auch zur mechanischen Befestigung des ersten und zweiten Chips. Die zweiten Bereiche sollten deshalb falls möglich flächig in dem Überlappungsbereich zwischen dem ersten und zweiten Chip ausgeführt sein.
Vorzugsweise sind die sich gegenüberliegenden, zur mechanischen Befestigung dienenden zweiten Bereiche in Form eines die ersten Bereiche der ersten und zweiten Metallisierung um- gebenden Ringes ausgebildet. Dadurch werden die im Inneren des Ringes liegenden ersten Bereiche der Metallisierungen hermetisch verschlossen und vor Korrosion durch Feuchtigkeit geschützt. Die Korrosionsfestigkeit der Oberflächen kann darüber hinaus durch nachträgliches Tauchvergolden des Bauele- mentes verbessert werden.
Die Erfindung wird anhand der nachfolgenden Figuren näher beschrieben. Es zeigen:
Figur 1 ein Bauelement im Querschnitt vor dem Verbinden eines ersten und zweiten Chips über ein Diffusionslötverfahren,
Figur 2a die Draufsicht auf einen zweiten Chip, bei dem Teile der Metallisierung als weitere Verdrahtungsebene genutzt werden,
Figur 2b eine Schnittansicht der Anordnung aus Figur 2a,
Figur 3a ein Ausführungsbeispiel, bei dem zweite Bereiche der Metallisierung für eine Codierung vorgesehen sind,
Figur 3b eine Schnittansicht der Anordnung aus Figur 3a, Figur 4 ein weiteres Ausführungsbeispiel, bei dem die zweiten Bereiche der Metallisierung als Codierung vorgesehen sind,
Figur 5 ein Querschnitt durch das Bauelement, bei dem die zweiten Bereiche der Metallisierung als Bondpads ausgeführt sind,
Figur 6 einen Querschnitt durch das Bauelement, bei dem die zweiten Bereiche jeweiliger Metallisierungen als Prüfpads ausgeführt sind,
Figur 7a,b jeweils einen Querschnitt durch das Bauele- ment, bei dem die zweiten Bereiche jeweiliger Metallisierungen als Streifenleitung ausgebildet sind, und
Figur 8 eine Draufsicht auf das Bauelement, bei dem die zweiten Bereiche der Metallisierung als geschlossener Ring ausgebildet sind.
Figur 1 zeigt im Querschnitt ein Bauelement vor dem Verbinden eines ersten Chips 10 mit einem zweiten Chip 20 über ein Dif- fusionslötverfahren. Der erste Chip 10 und der zweite Chip 20 weisen jeweils auf ihrer aktiven Hauptfläche 13 bzw. 23 beispielhaft ein Kontaktpad 11 bzw. 21 auf, das jeweils in der obersten Metallage der Chips 10,20 gelegen ist.
Der erste Chip 10 weist auf seiner aktiven Hauptfläche 13 ei- ne erste Metallisierung 12 auf. Die Metallisierung 12 ist in von einander elektrisch getrennte Bereiche aufgeteilt. In der Figur ist einer dieser Bereiche über ein als Durchkontaktie- rung 14 bezeichnetes Kontaktmaterialelement mit dem Kontaktpad 11 elektrisch verbunden. Wesentliches Kennzeichen des Diffusionslötverfahrens ist es, daß ein mit dem Kontaktpad 11 verbundener Bereich der ersten Metallisierung 12 eine wesentlich größere Fläche aufweist. In entsprechender Weise ist auf der aktiven Hauptfläche 23 des zweiten Chips 20 eine zweite Metallisierung 22 ausgebildet. Diese ist ebenfalls in elektrisch voneinander getrennte Bereiche unterteilt. In der Figur ist einer dieser Bereiche über eine Durchkontaktierung 24 mit dem Kontaktpad 21 verbunden.
Diejenigen Bereiche der ersten und zweiten Metallisierung 12, 22, die eine elektrische Verbindung zu Bondpads 11, 21 aufweisen und später elektrisch miteinander verbunden werden sollen, werden nachfolgend als erste Bereiche der jeweiligen Metallisierung bezeichnet.
Die erste und zweite Metallisierung 12,22 bestehen üblicherweise aus Kupfer und weisen jeweils eine Dicke von ca. 1 bis 5 μm auf. Auf eine der Metallisierungen 12 oder 22 wird eine weitere Metallschicht 30 aufgebracht, die beispielsweise aus Zinn besteht und eine Dicke zwischen 0,5 und 3 μm aufweist.
Normalerweise sind die in der ersten und zweiten Metallisierung 12, 22 ausgebildeten Bereiche gleich ausgestaltet, so daß diese beim Justieren des ersten Chips 10 über dem zweiten Chip 20 einander zugeordnet sind. Hierdurch ergibt sich eine großflächige Verbindungsebene, wodurch der erste und der zweite Chip 10, 20 stabil miteinander verbunden sind.
Während bei den aus dem Stand der Technik bekannten Anordnungen die Metallisierungen lediglich zur Herstellung einer elektrischen und/oder mechanischen Verbindung verwendet werden, sieht die Erfindung vor, Bereiche der Metallisierung als zusätzliche elektrische Funktionsebene, die außerhalb des ersten und zweiten Chips gelegen ist, zu verwenden.
Figur 2a zeigt in einer Draufsicht ein erstes Ausführungsbei- spiel . Dargestellt ist ein Ausschnitt aus dem zweiten Chip 20, der auch als Bottom-Chip bezeichnet wird. Die zweite Me- tallisierung 22 weist erste Bereiche 22a auf, die zur Herstellung einer elektrischen Verbindung zwischen dem Bottom- Chip 20 und dem aus Figur 2b ersichtlichen ersten Chip oder Top-Chip 10 vorgesehen sind. Beispielhaft ist der erste Be- reich 22a ringförmig ausgestaltet. In einer Aussparung 25 des ersten Bereiches 22a der zweiten Metallisierung 22 sind zweite Bereiche 22b vorgesehen, die in Form von Leiterzügen ausgebildet sind. Wie aus der Figur 2b besser hervorgeht, weist der Top-Chip 10 in diesem Bereich keine Metallisierung auf. Die zweiten Bereiche 22b stellen somit eine zusätzliche Verdrahtungsebene auf der aktiven Hauptfläche 23 des Bottom- Chips 20 dar. Demgemäß weisen die zweiten Bereiche 22b sie über Durchkontaktierungen 24 eine Verbindung zu den Kontaktpads 21 auf.
Die Verwendung der Metallisierung als weitere Verdrahtungse- bene ist nur deshalb möglich, weil sich die Metallisierungen auf Grund ihrer geringen Dicke in einen Bereich bis zu 1 μm strukturieren lassen. Bei einer derartigen Ausgestaltung ist es zur Vermeidung von Kurzschlüssen sinnvoll, wenn in der Metallschicht der gegenüberliegenden Chipseite ein korrespondierendes Fenster freigelassen ist. Dieses hat sinnvollerweise die Abmaße der Aussparung 25 in der zweiten Metallisierung 22a.
Aus der Figur 2b ist auch gut ersichtlich, daß die Kontaktpads 11,21 versetzt zu einander gelegen sind. Eine gegenüberliegende Anordnung ist nicht notwendig, da die elektrische Verbindung über die Metallisierungen 12,22 eine beliebige La- ge der Kontaktpads 11,21 erlaubt.
Die Figuren 3a und 3b zeigen ein weiteres Ausführungsbei- spiel, bei dem die zweiten Bereiche einer Metallisierung zur Codierung verwendet werden. In der Figur 3a ist eine Drauf- sieht auf das erfindungsgemäße Bauelement dargestellt. Auf dem Bottom-Chip 20 ist ein Top-Chip 10 (durchgezogene Linie) oder alternativ ein etwas größerer Top-Chip 10' (der um den gestrichelten Bereich gegenüber dem Chip 10 größer ist) aufgebracht. Die zweiten Bereiche der Metallisierung 22 sind in Form von zwei Metallflächen aufgebracht. Diese Metallflächen bzw. zweite Bereiche der Metallisierung 22 liegen außerhalb eines Überlappungsbereiches, wenn der kleinere Top-Chip 10 auf dem Bottom-Chip 20 aufgebracht ist. Wird hingegen der größere Top-Chip 10' zur Verbindung mit dem Bottom-Chip 20 vorgesehen, so liegt der zweite Bereich 22 innerhalb des Überlappungsbereiches der beiden Chips. Vorzugsweise weist der Top-Chip 10' sodann einen Bereich 12' in der Metallisierung 12 auf, so daß durch diesen eine elektrische Verbindung zwischen den beiden Metallflächen der zweiten Metallisierung 22 hergestellt wird. Der Bottom-Chip 20 ist auf diese Weise in der Lage zu erkennen, ob es sich um einen Top-Chip 10 oder um einen Top-Chip 10' handelt.
Besonders interessant ist diese Anwendung dann, wenn der Bottom-Chip 20 und der Top-Chip 10, 10' unterschiedlicher Art sind. So könnte einer der beiden Chips beispielsweise ein Prozessorchip sein, während der andere einen Speicher darstellt. Die Konfektionierung des Bauelementes kann dann außerhalb der Waferfertigung erfolgen. Dieses Vorgehen erspart teure Ebedded-Prozesse. Insbesondere kann z. B. ein Prozessor mit verschieden großen Speichern konfektioniert werden, ohne daß dafür auch nur eine einzige Lithographiemaske verändert werden müßte .
Ein als Prozessor-Chip ausgeführter Bottom-Chip 20 könnte durch einfaches "Abfragen" der Flächengröße des Top-Chips er- kennen, mit welchem Speicherchip 10, 10' er verbunden wurde. Zu diesem Zweck sind auf dem Bottom-Chip außerhalb des Flächenrandes des kleinsten Top-Chips 10 zweite Bereiche der zweiten Metallisierung vorgesehen, die beim Aufsetzen eines größeren Top-Chips durch eine korrespondierende Brücke (Me- tallisierung 12') kontaktiert werden. Eine derartige Codierung könnte selbstverständlich auch innerhalb der Chipfläche des kleineren Top-Chips 10 erfolgen. Generell lassen sich durch korrespondierende Kontaktflächen und Brücken-Kombinationen allgemeine Codierungsfunktionen nach dem Muster herkömmlicher Jumper realisieren, wobei die Kontaktflächen und Brücken sich wahlweise sowohl auf dem Bottom-Chip als auch auf dem Top-Chip befinden können.
Beispielsweise lassen sich durch Herausführen von Leiterzügen 26 über den Flächenrand des Top-Chips 10 hinaus auch noch am fertigen Bauelement Codierungen vornehmen. Dazu müssen lediglich die entsprechenden Verbindungen, z. B. mit einem Laser, durchtrennt werden (Isolationsbereich 28) oder entsprechende Leiterzüge mit einem Verbindungselernent 27, z. B. einem Leitkleber oder Lot, kontaktiert werden. Eine derartige Variante ist in der Figur 4 dargestellt.
Gleichfalls könnten auf diese Weise diskrete Bauelemente z. B. Widerstände oder Kondensatoren auf den Bottom-Chip 20 aufgebracht und mit den Leiterzügen 26 verbunden werden.
Figur 5a zeigt ein weiteres Ausführungsbeispiel des erfindungsgemäßen Bauelementes im Querschnitt. Auch in diesem Ausführungsbeispiel ist der Bottom-Chip 20 größer als der Top- Chip 10. Im Bereich außerhalb des Überlappungsbereiches ist eine großflächige Metallisierung 22 vorgesehen, die über eine Durchkontaktierung 24 mit einem Kontaktpad 21 verbunden ist. Das kleine Kontaktpad in der obersten Metallisierungslage ist somit zu einer großen Kontaktfläche geführt. Diese Kontaktfläche kann dabei eine Fläche von 100 x 100 μm2 aufweisen. Diese frei zugängliche Metallfläche kann für eine weitere
Kontaktierung mit einem Bonddraht verwendet werden. Vorzugsweise ist die Oberfläche dieser frei zugänglichen Metallisierungsfläche 22 tauchvergoldet.
Durch diese Variante wird die Möglichkeit geschaffen, daß in einem Chip keine Bondflächen im Bereich der obersten Metallisierungslage vorgesehen werden müssen. Die Bondflächen werden erst zur Zeit des Preassembling auf der Hauptfläche des Chips realisiert und über kleine Durchkontaktierungen, die einen Durchmesser von ca. 1 μm Quadrat aufweisen, mit der integrierten Schaltung verbunden. Hierdurch kann die Chipfläche reduziert werden, wodurch die Ausbeute auf einem Wafer ansteigt. Darüber hinaus kann die Fläche dieser Bond- Metallisierung gegenüber einem konventionellen Verfahren stark vergrößert werden.
Figur 6 zeigt ein weiteres Ausführungsbeispiel, bei dem der Top-Chip 10 ein Prüfpad 100 aufweist, das über eine Durchkontaktierung 14 mit einem Kontaktpad 11 verbunden ist. Die Prüfpads werden lediglich während der Fertigung eines Chips zur Überprüfung der Funktionsfähigkeit benötigt. Nachdem die korrekte Funktionsfähigkeit festgestellt wurde, ist ein Zugang zu diesen Prüfpads nicht mehr notwendig. Erfindungsgemäß wird das Prüfpad 100 mit einer Metallisierung 201, welche Bestandteil des zweiten Bereiches der zweiten Metallisierung des Bottom-Chips 20 ist, in Verbindung gebracht, wodurch eine stabile Befestigung der beiden Chips untereinander bewirkt wird. In entsprechender Weise ist ein Prüfpad 200 auf der Hauptfläche des Bottom-Chips 20 vorgesehen, welches mit einer Metallisierung 201 - ebenfalls ohne elektrische Funktion - in der Metallisierung 12 des Top-Chips 10 verbunden wird.
Gegenüber den aus dem Stand der Technik bekannten Anordnungen wird für die Prüfpads keine zusätzliche Fläche benötigt. Genau wie die Kontaktpads aus Figur 5a werden die Prüfpads 100, 200 erst mittels der ersten bzw. zweiten Metallisierung rea- lisiert. Besonders vorteilhaft ist es, diese Flächen in den Bereich des kleineren Top-Chips 10 zu legen. Die Prüfpads werden damit nach dem Test zur mechanischen Verbindung der Chips benutzt, zumal ein Großteil der Flächen außerhalb der ersten Bereiche der Metallisierungen von Haus aus als "Dummy- Flächen" lediglich zur mechanischen Verbindung und Wärmeableitung verwendet wird. Ein Teil dieser vorhandenen Flächen wird somit vorher zusätzlich zum Funktionstest der Chip benutzt. Das Prüfen sollte vorteilhafterweise am ganzen Wafer nach Aufbringen und Strukturieren der jeweiligen Metallisierungen erfolgen. Nach dem Test kann der beispielsweise die zweiten Chips beinhaltende Wafer im stromlosen Tauchbad ver- zinnt werden, wobei nur die offenen Metallisierungen mit der nötigen dünnen Lotschicht überzogen werden. Im sogenannten "Frontend" werden somit die Chips gefertigt. Im Anschluß daran erfolgt im "Preassembly" die Präparation der Bond-Pads, der Schaltungstests sowie die Verzinnung und die vertikale Integration, also die Verbindung von erstem und zweitem Chip. Hernach erfolgt im "Backend" die Montage in das Gehäuse. Der Schaltungstest wird somit in den Prozeßfluß der Montagetechnik integriert.
Generell ist man beim Diffusionslötverfahren bestrebt, eine möglichst ganzflächige Verbindung der beiden Chips zu erreichen, da eine gute Wärmeleitung und ein guter mechanischer Kontakt angestrebt ist. Hierzu läßt man diejenigen zweiten Bereiche der Metallisierung, die keine elektrische Funktion haben, als Dummy-Flächen stehen. Diese Flächen können jedoch vorteilhafterweise auch als Abschirmung verwendet werden, um die Schaltungen in dem ersten und zweiten Chip elektrisch von einander zu entkoppeln. Dies wird insbesondere bei den zunehmend steigenden Betriebsfrequenzen und Schaltgeschwindigkei- ten notwendig.
Figur 7a zeigt ein Ausführungsbeispiel, bei dem die zweiten Bereiche der Metallisierungen als koplanare Streifenleitungen oder in Verbindung mit einer oder den beiden jeweils obersten Metallebenen der Chips als normale Streifenleitung (Figur 7b) ausgeführt werden. Interessant ist diese Variante für Ein- gangs-/Ausgangsleitungen von Hochfrequenzschaltungen.
In dem Ausführungsbeispiel der Figur 8 ist der zweite Bereich der Metallisierungen 12, 22 ringförmig um die ersten Bereiche der Metallisierungen 12, 22 ausgebildet. Der geschlossene Ring aus Metall verschließt die in den ersten Bereichen der Metallisierungen liegenden Kontakte hermetisch vor Korrosion durch Feuchtigkeit. Die Korrosionsfestigkeit der Oberflächen kann darüber hinaus durch nachträgliches Tauchvergolden des Bauelementes verbessert werden.
Bezugs zeichenliste
10, 10' Chip
11, Kontaktpad
12, 12' Metallisierung
13 aktive Hauptfläche
100 Prüfpad
101 Metallisierung (ohne elektr. Funktion)
20 Chip
21 Bondpad
22 Metallisierung
22a, 22b Metallisierung
23 aktive Hauptfläche
24 Durchkontaktierung
25 Aussparung
26 Leiterzug
27 Verbindungselement
28 Isolationöbereich
200 Prüfpad
201 Metallisierung (ohne elektr. Funktion)
30 Metallschicht

Claims

Patentansprüche
1. Bauelement, insbesondere Halbleiterbauelement, mit einem ersten Chip (10) , der auf einem zweiten Chip (20) angeordnet ist, bei dem der erste und der zweite Chip (10, 20) jeweils auf einer ihrer Hauptflächen (13, 23) erste bzw. zweite Metallisierungen (12, 22) aufweisen, die einander zugewandt sind, wobei erste Bereiche der Metallisierungen (12, 22) zur Herstellung einer elektrischen Verbindung zwischen dem ersten und dem zweiten Chip (10, 20) vorgesehen sind und zweite Bereiche der Metallisierung (12, 22) als zusätzliche elektrische Funktionsebene außerhalb des ersten und zweiten Chips (10, 20) vorgesehen sind.
2. Bauelement nach Anspruch 1, d a du r c h g e k e n n z ei c h n e t, daß die erste und/oder zweite Metallisierung (12, 22) über Kontaktmaterialelemente (14, 24) mit in einer obersten Metallisierungslage gelegenen Bondpads (11, 21) verbunden sind.
3. Bauelement nach Anspruch 1 oder 2, d a d u r c h g e k e n n z ei c h n e t, daß der erste oder zweite Chip (10, 20) an den Stellen, an denen der gegenüber liegende Chip (20, 10) zweite Bereiche der Me- tallisierung (12, 22) aufweist, keine Metallisierung aufweist, so daß die zweiten Bereiche eine elektrische Funktion für den Betrieb des gegenüber liegenden Chips (20, 10) übernehmen können.
4. Bauelement nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z ei c h n e t, daß der erste Chip (10) unterschiedliche Größen aufweisen kann, wobei der erste Chip (10) kleiner, gleich groß oder größer wie der zweite Chip (20) ist und der zweite Chip (20) zu in- dest außerhalb eines Überlappungsbereiches, der zwischen dem kleinsten ersten Chip (10) und der Hauptfläche des zweiten Chips (20) gebildet ist, zweite Bereiche der zweiten Metallisierung (22) aufweist.
5. Bauelement nach Anspruch 4, d a d u r c h g e k e n n z ei c h n e t, daß die zweiten Bereiche der zweiten Metallisierung (22) bei Anordnung eines größeren ersten Chips (10) auf dem zweiten Chip (20) durch die erste Metallisierung des ersten Chips (10) kontaktierbar sind.
6. Bauelement nach Anspruch , d a d u r c h g e k e n n z ei c h n e t, daß die zweiten Bereiche der zweiten Metallisierung (22) nach Anordnung des ersten Chips (10) auf den zweiten Chip (20) durch Auftrennen oder Verbinden von Leiterzügen der zweiten Bereiche eine Codierung ermöglichen.
7. Bauelement nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z ei c h n e t, daß die zweiten Bereiche der ersten und/oder zweiten Metallisierung (12, 22) Prüfpads umfassen, die innerhalb des Überlappungsbereiches des ersten und zweiten Chip (10, 20) gelegen sind.
8. Bauelement nach Anspruch 7, d a d u r c h g e k e n n z ei c h n e t, daß die Prüfpads auf dem ersten oder zweiten Chip (10, 20) nach Anordnung des ersten Chips (10) auf dem zweiten Chip (20) in mechanischen Kontakt mit zweiten Bereichen der Metallisierung des gegenüberliegenden Chips gebracht werden.
9. Bauelement nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z ei c h n e t, daß sich unmittelbar gegenüberliegende zweite Bereiche der ersten und zweiten Metallisierung (12, 22) zur mechanischen Befestigung des ersten und zweiten Chips (10, 20) dienen.
10. Bauelement nach Anspruch 10, d a d u r c h g e k e n n z ei c h n e t, daß die sich gegenüberliegenden, zur mechanischen Befestigung dienenden zweiten Bereiche in Form eines die ersten Bereiche der ersten und zweiten Metallisierung (12, 22) umgebenden
Ringes ausgebildet sind.
PCT/DE2003/000787 2002-04-30 2003-03-12 Elektronisches bauelement WO2003094234A2 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
EP03714696A EP1500142A2 (de) 2002-04-30 2003-03-12 Bauelement
US10/974,542 US7335582B2 (en) 2002-04-30 2004-10-27 Component

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10219353.3 2002-04-30
DE10219353A DE10219353B4 (de) 2002-04-30 2002-04-30 Halbleiterbauelement mit zwei Halbleiterchips

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US10/974,542 Continuation US7335582B2 (en) 2002-04-30 2004-10-27 Component

Publications (2)

Publication Number Publication Date
WO2003094234A2 true WO2003094234A2 (de) 2003-11-13
WO2003094234A3 WO2003094234A3 (de) 2004-02-12

Family

ID=29264932

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE2003/000787 WO2003094234A2 (de) 2002-04-30 2003-03-12 Elektronisches bauelement

Country Status (6)

Country Link
US (1) US7335582B2 (de)
EP (1) EP1500142A2 (de)
DE (1) DE10219353B4 (de)
RU (1) RU2290718C2 (de)
TW (1) TWI245403B (de)
WO (1) WO2003094234A2 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006031405B4 (de) 2006-07-05 2019-10-17 Infineon Technologies Ag Halbleitermodul mit Schaltfunktionen und Verfahren zur Herstellung desselben
US20100084755A1 (en) * 2008-10-08 2010-04-08 Mark Allen Gerber Semiconductor Chip Package System Vertical Interconnect

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5811351A (en) * 1995-12-18 1998-09-22 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
EP0908952A2 (de) * 1997-10-08 1999-04-14 Lucent Technologies Inc. Chip auf Chip-IC-Gehäuse
US20020017707A1 (en) * 1999-03-09 2002-02-14 Yoshiaki Suenaga Multi-layered integrated semiconductor device incorporating electrically connected integrated circuit chips and monitoring pads

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2006990C1 (ru) 1991-01-22 1994-01-30 Константин Иванович Баринов Большая интегральная схема (ее варианты)
DE19531158A1 (de) * 1995-08-24 1997-02-27 Daimler Benz Ag Verfahren zur Erzeugung einer temperaturstabilen Verbindung
DE19632378B4 (de) * 1996-08-10 2007-01-25 Robert Bosch Gmbh Diffusionslötverbindung und Verfahren zur Herstellung von Diffusionslötverbindungen
US6137164A (en) * 1998-03-16 2000-10-24 Texas Instruments Incorporated Thin stacked integrated circuit device
JP3365743B2 (ja) * 1999-02-03 2003-01-14 ローム株式会社 半導体装置
JP3388202B2 (ja) * 1999-05-26 2003-03-17 ローム株式会社 半導体集積回路装置ならびに装置の組立方法
JP2002289768A (ja) * 2000-07-17 2002-10-04 Rohm Co Ltd 半導体装置およびその製法
US6396156B1 (en) * 2000-09-07 2002-05-28 Siliconware Precision Industries Co., Ltd. Flip-chip bonding structure with stress-buffering property and method for making the same
DE10124774B4 (de) * 2001-05-21 2016-05-25 Infineon Technologies Ag Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip und Verfahren zu dessen Herstellung
US6683385B2 (en) * 2002-04-23 2004-01-27 Ultratera Corporation Low profile stack semiconductor package

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5811351A (en) * 1995-12-18 1998-09-22 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
EP0908952A2 (de) * 1997-10-08 1999-04-14 Lucent Technologies Inc. Chip auf Chip-IC-Gehäuse
US20020017707A1 (en) * 1999-03-09 2002-02-14 Yoshiaki Suenaga Multi-layered integrated semiconductor device incorporating electrically connected integrated circuit chips and monitoring pads

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 2000, no. 11, 3. Januar 2001 (2001-01-03) -& JP 2000 223517 A (ROHM CO LTD), 11. August 2000 (2000-08-11) -& US 6 404 040 B1 (ROHM CO LTD) 11. Juni 2002 (2002-06-11) *
PATENT ABSTRACTS OF JAPAN vol. 2000, no. 15, 6. April 2001 (2001-04-06) -& JP 2000 340745 A (ROHM CO LTD), 8. Dezember 2000 (2000-12-08) -& US 6 426 531 B1 (ROHM CO LTD) 30. Juni 2002 (2002-06-30) *

Also Published As

Publication number Publication date
US7335582B2 (en) 2008-02-26
TWI245403B (en) 2005-12-11
DE10219353B4 (de) 2007-06-21
TW200306660A (en) 2003-11-16
EP1500142A2 (de) 2005-01-26
RU2004134730A (ru) 2005-07-20
DE10219353A1 (de) 2003-11-20
US20050121801A1 (en) 2005-06-09
WO2003094234A3 (de) 2004-02-12
RU2290718C2 (ru) 2006-12-27

Similar Documents

Publication Publication Date Title
DE102005028951B4 (de) Anordnung zur elektrischen Verbindung einer Halbleiter-Schaltungsanordnung mit einer äusseren Kontakteinrichtung
EP0351581A1 (de) Hochintegrierte Schaltung sowie Verfahren zu deren Herstellung
DE3913221A1 (de) Halbleiteranordnung
WO1996016442A1 (de) Kernmetall-lothöcker für die flip-chip-technik
DE10033977A1 (de) Zwischenverbindungsstruktur zum Einsatz von Halbleiterchips auf Schichtträgern
DE69004581T2 (de) Plastikumhüllte Hybrid-Halbleiteranordnung.
DE102004021054A1 (de) Halbleiterbauelement
DE102004034185B3 (de) Temperaturfühler und Verfahren zu dessen Herstellung
DE112017002198T5 (de) Halbleitereinrichtung
DE4133598C2 (de) Anordnung mit einem auf einem Substrat oberflächenmontierten Chip mit einer integrierten Schaltung und Verfahren zu seiner Herstellung
DE10144704A1 (de) Verfahren zum Verbinden eines Bauelements mit einem Träger und Anschlussfläche zur Herstellung einer Verbindung zwischen einem Bauelement und einem Träger
EP0152557B1 (de) Halbleiterbauelement mit höckerartigen, metallischen Anschlusskontakten und Mehrlagenverdrahtung
DE102006023998A1 (de) Elektronische Schaltungsanordnung und Verfahren zur Herstellung einer solchen
WO1996020500A1 (de) Chipkontaktierungsverfahren
DE102004059389B4 (de) Halbleiterbauelement mit Ausgleichsmetallisierung
EP1532682B1 (de) Halbleiterwafer mit elektrisch verbundenen kontakt- und prüfflächen
DE3626151C2 (de)
DE3930858C2 (de) Modulaufbau
DE19830158C2 (de) Zwischenträgersubstrat mit hoher Verdrahtungsdichte für elektronische Bauelemente
EP0995235B1 (de) Kontakt für kleinste bondkontakte sowie verfahren zur herstellung eines kontaktes
DE10219353B4 (de) Halbleiterbauelement mit zwei Halbleiterchips
DE2443245A1 (de) Verfahren zum herstellen einer multichip-verdrahtung
DE102007036566A1 (de) Federkontaktierung von elektrischen Kontaktflächen eines elektronischen Bauteils
DE102007002807B4 (de) Chipanordnung
WO2005057150A1 (de) Bauelement und verfahren zu dessen herstellung

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A2

Designated state(s): BR CA CN IL IN JP KR MX RU UA US

AL Designated countries for regional patents

Kind code of ref document: A2

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PT RO SE SI SK TR

121 Ep: the epo has been informed by wipo that ep was designated in this application
DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
WWE Wipo information: entry into national phase

Ref document number: 10974542

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2003714696

Country of ref document: EP

ENP Entry into the national phase

Ref document number: 2004134730

Country of ref document: RU

Kind code of ref document: A

WWP Wipo information: published in national office

Ref document number: 2003714696

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: JP

WWW Wipo information: withdrawn in national office

Country of ref document: JP

WWW Wipo information: withdrawn in national office

Ref document number: 2003714696

Country of ref document: EP