RU2245589C2 - Устройство полевого моп-транзистора и способ его изготовления - Google Patents

Устройство полевого моп-транзистора и способ его изготовления Download PDF

Info

Publication number
RU2245589C2
RU2245589C2 RU2002118823/28A RU2002118823A RU2245589C2 RU 2245589 C2 RU2245589 C2 RU 2245589C2 RU 2002118823/28 A RU2002118823/28 A RU 2002118823/28A RU 2002118823 A RU2002118823 A RU 2002118823A RU 2245589 C2 RU2245589 C2 RU 2245589C2
Authority
RU
Russia
Prior art keywords
channel
semiconductor substrate
source
drain
electrode
Prior art date
Application number
RU2002118823/28A
Other languages
English (en)
Other versions
RU2002118823A (ru
Inventor
Джон П. СНАЙДЕР (US)
Джон П. СНАЙДЕР
Original Assignee
Спиннэйкер Семикондактор, Инк.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Спиннэйкер Семикондактор, Инк. filed Critical Спиннэйкер Семикондактор, Инк.
Publication of RU2002118823A publication Critical patent/RU2002118823A/ru
Application granted granted Critical
Publication of RU2245589C2 publication Critical patent/RU2245589C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/095—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being Schottky barrier gate field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66643—Lateral single gate silicon transistors with source or drain regions formed by a Schottky barrier or a conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Использование: для изготовления полевых транзисторов со структурой металл - оксид - полупроводник. Сущность изобретения: устройство с коротким каналом для регулирования электрического тока содержит полупроводниковую подложку, в которой сформирован канал. Концентрация легирующих примесей канала значительно изменяется в вертикальном направлении и является, по существу, постоянной в продольном направлении. Электроды затвора, истока и стока выполнены на полупроводниковой подложке так, что длина канала меньше или равна 100 нм. По меньшей мере один из электродов истока и стока образует контакт в виде барьера Шотки. Предложен способ изготовления данного устройства. Техническим результатом изобретения является создание устройства с меньшей стоимостью, более высокими параметрами и лучшими допусками, чем позволяют современные технологии изготовления, сокращение паразитных биполярных воздействий, уменьшая тем самым вероятность “защелкивания”, обеспечение повышенной степени стойкости к радиации. 2 с. и 21 з.п. ф-лы, 11 ил.

Description

Область техники, к которой относится изобретение
Данное изобретение относится в целом к области полевых транзисторов со структурой метал - оксид - полупроводник (полевых МОП-транзисторов) и имеет специальное применение для изготовления этих устройств в составе интегральной схемы.
Уровень техники
Со времени изобретения транзистора в конце 40-х годов в области микроэлектроники достигнут колоссальный успех. Современная технология обеспечивает экономически выгодное изготовление интегральных схем с более чем 100 миллионами компонентов - и все это на кусочке кремния со стороной около 10 мм. В ближайшие несколько лет будут доступны интегральные схемы с одним миллиардом транзисторов. Желание обеспечить более широкие функциональные возможности и лучшие параметры при меньшей стоимости интегральных схем привело к нескольким направлениям развития.
Во-первых, увеличение функциональных возможностей приводит к увеличению числа транзисторов в интегральных схемах. Во-вторых, размеры транзисторов уменьшаются для обеспечения большей плотности размещения и, что очень важно, для улучшения их параметров. Основным параметром полевых МОП-транзисторов (что является доминирующей технологией в настоящее время) является длина канала. Длина (L) канала является расстоянием, которое должны проходить носители заряда для прохождения через устройство, и уменьшение этой длины одновременно означает более высокие токи, уменьшенные паразитные сопротивления и улучшенные высокочастотные характеристики. Обобщенным коэффициентом качества является произведение мощности на задержку, и этот обобщенный параметр транзистора улучшается обратно пропорционально третьей степени длины L канала (1/L3). Это объясняет стремление изготовителей интегральных схем уменьшить длину канала, насколько это позволяют производственные возможности.
При цифровом применении МОП-транзисторы ведут себя как переключатели. Когда они "включены", то они пропускают относительно большое количество тока, а когда они "выключены", то они характеризуются определенной величиной тока утечки. При уменьшении длины каналов увеличиваются управляющие токи, что является преимущественным для параметров схем. Однако увеличиваются также токи утечки. Утечка в транзисторах приводит к рассеянию мощности в статическом режиме (рассеиваемая интегральной схемой мощность в режиме холостого хода) и в экстремальных случаях может воздействовать на передачу двоичной информации во время активной работы. Поэтому разработчики устройств стараются удерживать низкими токи утечки при уменьшении длины канала.
Токами утечки МОП-транзисторов обычно управляют путем введения контролируемого количества примесей (легирующих примесей) в зону канала устройства и посредством профилирования продольного и вертикального распределений легирующих примесей истока/стока. Хотя эти подходы являются эффективными для усиления потенциального барьера внутри МОП-транзисторов и тем самым для уменьшения тока утечки, они могут также приводить к уменьшению управляющего тока и к увеличению паразитной емкости - как раз тех параметров, которые должны быть улучшены при уменьшении длины канала. Кроме того, в зависимости от конкретного выполнения в процессе изготовления канала и введения примесей истока/стока с профилированным распределением может значительно изменяться стоимость изготовления. При заданной обычной конструкции и архитектуре МОП-транзисторов имеются лишь ограниченные возможности для обеспечения компромисса между управляющим током, током утечки, паразитной емкостью и сопротивлением и сложностью изготовления/стоимостью.
Данное изобретение предлагает новое соотношение между этими противоречивыми требованиями и обеспечивает создание МОП-транзисторов с характеристиками, которые недостижимы с обычной (с введением примесей) МОП-архитектурой. Использование металла для истока и стока и простой профиль равномерного ионного легирования канала обеспечивают улучшение характеристик устройства в смысле уменьшения паразитной емкости, уменьшение статистических изменений этих характеристик (в частности, при уменьшение длины канала) и уменьшениe стоимости и сложности изготовления.
Уровень техники
Профили легирования
Предыдущее поколение МОП-транзисторов основывалось на равномерных продольных и неравномерных вертикальных профилях легирования канала для управления токами утечки сток - исток. Смотри Yuan Taur "Невероятно сжимающийся транзистор", IEEE Spectrum, страницы 25 - 29 (www.spectrum.ieee.ore. ISSN 0018-9235, июль 1999). На фиг.1 показано в качестве примера обычное МОП-устройство 100 с длинным каналом, которое содержит легированный примесями исток 101, легированный примесями сток 102, обычный многоуровневый затвор 103 типа МОП и продольно равномерный профиль 104 легирования канала в подложке для обеспечения управления токами утечки исток - сток. Устройства изолированы друг от друга защитным слоем оксида 105. Такие профили легирования канала являются обычными в каналах с длиной канала примерно до 200 нанометров (нм).
Однако при уменьшении длины канала в диапазоне 100 нм в литературе указывается, что необходимы профили распределения легирующих примесей канала, которые являются неравномерными как в продольном, так и вертикальном направлениях. Как показано на фиг.2, приведенное в качестве примера МОП-устройство 200 с коротким каналом имеет некоторые элементы, которые аналогичны элементам МОП-устройства 100 с длинным каналом. Структура содержит обычные легированные примесями исток 201 и сток 202, а также обычный многоуровневый МОП-затвор 203 (ширина менее 100 нм в соответствии с длиной L канала). Кроме того, структура дополнительно содержит поверхностные, легированные примесями удлинения для электродов истока 208 и стока 209, которые используются совместно с легированием кармана (206) стока и кармана 207 истока, а также обычным легированием (204) канала для управления токами утечки от истока к стоку. Электрод (201) истока и электрод (202) стока и их соответствующие удлинения 208 и 209 (комбинация всех четырех содержит профиль легирования истока/стока) имеют одинаковую полярность легирования (N-типа или Р-типа) и имеют противоположную полярность с каналом (204) и легированными карманами 206 и 207. Защитный слой оксида 205 снова электрически изолирует устройства друг от друга.
В своей статье "Размышления о конструкции 25 нм - КМОП" (1998 IEDM Technical Digest, страница 789) Yuan Taur указывает:
"... необходим оптимизированный, продольно и вертикально неравномерный профиль легирования, называемый супер-ореолом, для управления действием короткого канала."
Аналогичное утверждение делается в IEEE Spectrum Magazine:
"... в литографии поколения 100 - 130 нм необходим оптимальный профиль, который является продольно и вертикально неравномерным (супер-ореол), для управления действием [короткого канала],"
Смотри Linda Geppert "Интегральная схема со 100 миллионами транзисторов", IEEE Spectrum, страницы 23-24 (www.spectrum.ieee.org. ISSN 0018-9235, июль 1999).
Кроме того, практически все публикации уровня техники, в которых обсуждается конструкция устройств для длины канала менее 200 нм, утверждают или подразумевают, что необходимы профили легирования канала, которые являются сильно неравномерными как в продольном, так и вертикальном направлениях, для адекватного управления токами утечки сток - исток. Например, Hargrove в своей статье "КМОП с менее 0,08 мкм с высокими параметрами с двойным оксидным слоем затвора и инверторной задержкой 9,7 пс" (1998 IEDM, страница 627) утверждает:
"Для получения оптимальных характеристик устройства необходимы сильные ореолы с поверхностными переходами".
Уровень техники является практически единогласным в утверждении, что необходимы продольно и вертикально неравномерные профили легирования и поверхностные удлинения истока/стока для адекватного управления действием короткого канала.
Ионное легирование кармана/ореола
Продольные неравномерные профили легирования канала почти исключительно вводятся после образования и размещения электрода затвора. При выполнении затвором роли маски для ионного легирования примеси того же типа, что уже имеются в подложке, вводятся в зоны канала, смежные с кромками электрода затвора с помощью ионного легирования. Как указывалось выше, это часто называют легированием "кармана" или "ореола". Смотри Yuan Taur "Невероятно сжимающийся транзистор", IEEE Spectrum, страницы 25-29 (www.spectrum.ieee.org. ISSN 0018-9235, июль 1999).
Являясь эффективным для усиления электростатического потенциального барьера между истоком и стоком (и уменьшая тем самым токи утечки), ионное легирование типа ореол/карман вместе с поверхностными удлинениями истока/стока (указанными выше профилями легирования истока/стока) усложняют процесс изготовления. Для выполнения этих стадий процесса необходимы, по меньшей мере, две дополнительные литографические операции, а также связанные с этим очистка, легирование, метрология и т.д. Поскольку литография является одним из наиболее (если не наиболее) дорогих процессов в процессе изготовления, то это означает значительное увеличение стоимости. Ионное легирование типа карман/ореол, а также поверхностные удлинения истока/стока могут также увеличивать паразитную емкость и случайные статистические изменения электрических характеристик устройства.
Профили легирования канала для МОП-устройств с коротким каналом с использованием барьера Шотки получили в уровне техники лишь ограниченное внимание. J.R. Tucker при обсуждении моделирования, выполненного с МОП-устройствами с очень короткими каналами с использованием барьера Шотки, лишь вскользь упоминает, что "... необходимо некоторое легирование зоны полупроводникового канала для подавления токов (утечки)...". Смотри J.R. Tucker, С. Wang, J.W. Lyding, Т.С. Shen, G.C. Abeln "Nanometer Scale MOSFETs and STM Patterning on Si", SSDM 1994, страницы 322 - 324; J.R. Tucker, С. Wang, P.S. Carney "Silicon Field-Effect Transistor Based on Quantum Tunneling", Applied Physics Letters, 1 августа 1994, том 65, №5, страницы 618-620. Важно отметить, что Tucker не указывает, каким образом следует действовать для осуществления легирования канала для подавления токов утечки исток-сток.
О.Т. Zhao является следующим автором, который в явном виде занимается проблемой легирования канала для управления токами утечки. Его подход (равномерное легирование подложки до довольно высоких уровней (1017/см3)) хорошо известен и не является оптимальным для устройств с коротким каналом. Хотя он является успешным для уменьшения токов утечки, он делает это за счет увеличения емкости между истоком-стоком и подложкой. Смотри Q.T. Zhao, F. Klinkhammer, M. Dolle, L. Kappius, S. Mantl "Nanometer patterning of epitaxial CoSi2/Si(100) for ultrashort channel Schottky barrier metal-oxide-semiconductor field effect transistors". Applied Physics Letters, том 74, №3, 18 января 1999, страница 454.
W. Saitoh сообщает об устройстве, выполненном на подложках SOI (“кремний на диэлектрике”), однако не сообщает в этом контексте ничего о легировании подложки. Смотри W. Saitoh, S. Yamagami, A. Itoh, M. Asada " 35 nm metal gate SOI-P-MOSFETs with PtSi Schottky source/drain". Device Research Conference, июнь 28-30, 1999, Santa Barbara, CA, Paper II.А.6, страница 30.
С. Wang упоминает использование "слоя полностью обедненных примесей под активной зоной" и "предварительное ионное легирование тонкого слоя подложки из полностью обедненных примесей" для управления токами утечки, однако не описывает профильную равномерность или отсутствие ее в профиле легирования, или же способ действий для получения "слоя". Смотри С. Wang, John P. Snyder, J. R. Tucker "Sub-40 nm PtSi Schottky source/drain P-MOSFETs", Applied Physics Letters, том 74, №8, 22 февраля 1999, страница 1174, С. Wang, John P. Snyder, J. R. Tucker "Sub-50 nm PtSi Schottky source/drain P-MOSFETs", Annual Device Research Conference Digest 1998, страницы 72-73.
Выводы
С учетом литературы о профилях легирования подложки для обычных МОП-транзисторов с коротким каналом и обзора работ по профилям легирования МОП-устройств с коротким каналом с использованием барьера Шотки данное изобретение предлагает новый и неочевидный подход, имеющий многие преимущества по сравнению с современным уровнем техники.
Задачи изобретения
В соответствии с этим задачами данного изобретения являются (среди прочего) устранение недостатков уровня техники и выполнение одной или нескольких следующих задач:
1. Создание системы и способа, обеспечивающих изготовление полевых МОП-транзисторов с короткими длинами каналов с меньшей стоимостью, более высокими параметрами и лучшими допусками, чем современные технологии изготовления.
2. Сокращение паразитных биполярных операций в интегрированных полевых МОП-транзисторах, уменьшая тем самым вероятность "защелкивания" и другого аномального поведения.
3. Создание МОП-устройств, которые при некоторых условиях имеют повышенную степень стойкости к радиации.
Хотя указанные задачи не следует понимать как ограничивающие идеи данного изобретения, эти задачи в целом решены с помощью данного изобретения, описание которого следует ниже.
Сущность изобретения
Как показано на фиг.3, приведенный в качестве примера вариант выполнения данного устройства (300) состоит просто из обычного многоуровневого МОП-затвора 303 (электрод затвора на диоксиде кремния кремниевой подложки), металлического истока 301 и/или электродов стока 302 и легирующих примесей канала 304, которые изменяются значительно в вертикальном направлении, но не в продольном направлении. Защитный слой 305 оксида электрически изолирует устройства друг от друга.
Барьеры Шотки (или подобные барьеры) 307, 308, которые существуют вдоль поверхности раздела соответствующего истока/стока 301, 302 и кремниевой подложки 306, действуют в качестве внутреннего ионного легирования кармана или ореола, не увеличивая при этом паразитной емкости. Это устраняет также необходимость в поверхностных удлинениях истока/стока, поскольку металлический исток/сток по своей природе является поверхностным и сильно проводящим. Поэтому обеспечивается значительное уменьшение сложности изготовления при одновременном устранении ионного легирования карманов/ореолов и выполнения удлинений истока/стока. Это является главным преимуществом по сравнению с МОП-устройствами с обычной архитектурой канала.
За счет атомарной резкой природы барьера Шотки и очень закономерной и воспроизводимой величины этого барьера практически исключаются два источника статистических изменений, которые являются свойственными обычным МОП-устройствам. Статистически случайная природа введения примесей с помощью ионного легирования в обычных устройствах создает значительные изменения в положении и величине легирующих примесей. Это относится как к примесям ореола/кармана, так и к примесям истока/стока. Результатом является определенное число случайных изменений параметров устройства, таких как длина L канала, управляющий ток и ток утечки. Эти изменения усложняют конструирование схем и увеличивают стоимость изготовления вследствие исключения интегральных схем, которые не соответствуют заданным параметрам. Проблема становится более сложной по мере уменьшения длины канала из-за меньшего эффективного объема кремния на каждое устройство, так что уменьшается роль усреднения для сглаживания статистических изменений.
Поскольку металлический исток/сток (который заменяет обычный легированный примесями исток/сток) имеет естественный, очень закономерный и атомарно резкий барьер 307, 308 Шотки с кремниевой подложкой 306, положение и величина которого не зависят от длины канала, и поскольку этот барьер по существу выполняет роль ионного легирования ореола/кармана (делая это ионное легирование ненужным), то по существу устраняются статистические изменения из-за случайного расположения атомов во время ионного легирования истока/стока и ореола/кармана. Этот факт сохраняется и даже больше сохраняется при уменьшении длины канала.
Другим преимуществом МОП-архитектуры с металлическим истоком/стоком является безусловное исключение паразитного биполярного усиления. Паразитное полярное усиление является прямым результатом использования противоположных типов легирующих примесей для зон истока/стока и подложки и может приводить к "защелкиванию" и другим вредным эффектам. Это делает архитектуру с металлическим истоком/стоком идеальной для (среди прочего) условий сильной радиации.
Общие преимущества
Данное изобретение обеспечивает в целом следующие преимущества по сравнению с уровнем техники:
1. Уменьшение сложности изготовления. Ионное легирование карманов/ореолов и поверхностные удлинения истока/стока не требуются.
2. Уменьшение емкости вследствие отсутствия ионного легирования карманов/ореолов.
3. Уменьшение случайных/статистических изменений электрических характеристик устройства вследствие отсутствия ионного легирования карманов/ореолов и удлинений истока/стока и использования металла для истока и стока.
4. Безусловное устранение паразитного биполярного усиления и связанного с ним "защелкивания".
5. Увеличение стойкости к радиации по сравнению с обычными МОП-структурами.
Приведенный выше перечень преимуществ не следует интерпретировать как ограничение объема данного изобретения. Однако для специалистов в данной области техники очевидно множество возможностей применения идей данного изобретения на основе указанного перечня общих преимуществ.
Краткое описание чертежей
Для более полного понимания преимуществ, обеспечиваемых данным изобретением, ниже приводится подробное описание изобретения со ссылками на прилагаемые чертежи, на которых:
фиг.1 изображает устройство с легированными истоком/стоком, с длинным каналом, согласно уровню техники;
фиг.2 - устройство с легированными истоком/стоком, с коротким каналом, с ионным легированием карманов и поверхностными удлинениями истока/стока, согласно уровню техники;
фиг.3 - пример выполнения данного изобретения применительно к устройству с металлическим истоком/стоком, с коротким каналом, без ионного легирования карманов;
фиг.4 - схему выполнения стадии процесса изготовления, согласно данному изобретению, с использованием легированной кремниевой подложки с защитным слоем оксида примерно 200
Figure 00000002
;
фиг.5 - схему выполнения стадии процесса изготовления, согласно данному изобретению, с использованием снабженной топологическим рисунком, локально легированной кремниевой пленки на тонком слое оксида затвора;
фиг.6 - схему выполнения стадии процесса изготовления, согласно данному изобретению, с использованием образования тонких оксидных боковых стенок и вскрытия кремния в зонах затвора, истока и стока;
фиг.7 - схему выполнения стадии процесса изготовления, согласно данному изобретению, с использованием осаждения металла и отжига;
фиг.8 - схему выполнения стадии процесса изготовления, согласно данному изобретению, с использованием удаления не вступившего в реакцию металла с боковых стенок;
фиг.9 - схему выполнения стадии процесса изготовления, согласно данному изобретению, с получением конечной структуры. Для устройства N-типа используются кремний, локально легированный фосфором, ионное легирование канала силицидом эрбия и индием для электрода затвора, электродов истока/стока и канала, соответственно. В устройствах Р-типа используются локально легированный бором кремний и ионное легирование силицидом платины и мышьяком. Концентрации легирующих примесей канала сильно изменяются в вертикальном направлении, но не в продольном направлении. Длина затвора составляет обычно менее 100 нм, но может быть и длиннее;
фиг.10 - общую блок-схему способа изготовления устройств с канальными полевыми МОП-транзисторами высокого качества;
фиг.11 - подробную блок-схему способа изготовления устройств с канальными полевыми МОП-транзисторами высокого качества.
Описание предпочтительных в настоящее время примеров выполнения
Хотя для данного изобретения возможны разные варианты выполнения, на фигурах показан и подробно описан предпочтительный вариант выполнения изобретения.
Определения
Во всем описании данной заявки используются следующие определения:
Блоки системы/стадии процесса без ограничительного характера
Данное изобретение удобно описывать с использованием примеров блок-схем системы и блок-схем способа. Хотя эти элементы достаточны для сообщения специалистам в данной области техники идей данного изобретения, их не следует понимать как ограничивающие объем данного изобретения. Для специалистов в данной области техники очевидно, что блок-схемы системы можно комбинировать и располагать по-другому без потери общего характера, и могут быть добавлены или сокращены стадии способа для достижения того же эффекта без потери общей идеи изобретения. Таким образом, следует понимать, что данное изобретение, как оно показано в прилагаемых блок-схемах системы и блок-схемах способа, служит только для целей объяснения идеи изобретения и может быть переработано специалистом в данной области техники в зависимости от цели применения.
Заданные зоны
Во всем последующем описании под "заданной зоной" понимается зона, расположенная в центре главной части активного устройства (полевого МОП-транзистора). Таким образом, все стадии процесса, упоминаемые в связи с полевым МОП-транзистором, служат для создания затвора, истока/стока и/или профилей легирования канала, а также других структур вблизи главной части активного устройства. Данное изобретение не накладывает никаких ограничений на то, что происходит вдали от главной части активного устройства.
Следует отметить, что, хотя заданная зона в целом относится к полевому МОП-устройству, это ни в коей мере не ограничивает объем изобретения. Для специалистов в данной области техники понятно, что любое устройство, способное регулировать прохождение электрического тока, можно рассматривать как имеющее заданную зону вблизи зоны, активно пропускающей ток.
Полевой МОП-транзистор без ограничительного характера
Данное изобретение особенно пригодно для использования в полевых полупроводниковых МОП-устройствах, однако использование идей данного изобретения не ограничено этим частным применением. Идеи данного изобретения применимы для других полупроводниковых устройств, интегрированных или нет. Таким образом, хотя в данном описании речь идет о полевых МОП-устройствах, это понятие необходимо интерпретировать широко с включением любого устройства, способного регулировать прохождение электрического тока, имеющего проводящий канал, который имеет две или более точек электрического контакта.
Длина канала без ограничительного характера
Данное изобретение особенно пригодно для изготовления полевых МОП-транзисторов с короткой длиной канала, в частности в диапазоне длин каналов менее 100 нм. Однако ничто в идеях данного изобретения не ограничивает применение идей данного изобретения этими устройствами с короткой длиной канала. Идеи данного изобретения можно с преимуществом использовать для каналов с любой длиной.
Легирующие примеси без ограничительного характера
В данном описании приведены примеры с использованием разных технологий легирования при изготовлении полевых МОП-устройств. Эти легирования являются лишь иллюстрацией частного варианта выполнения данного изобретения, и их не следует понимать как ограничивающие объем идей данного изобретения.
Однако необходимо отметить, что в данном изобретении специально используются атомы примесей, выбранных из группы, состоящей из мышьяка, фосфора, сурьмы, бора, индия и/или галлия, как входящих в объем идей данного изобретения.
Тип устройства без ограничительного характера
Для специалистов в данной области техники понятно, что данное изобретение не ограничивается устройствами N-типа или Р-типа и может использоваться с любым из них или с обоими.
Исток/сток без ограничительного характера
В описании приводятся примеры выполнения, в которых делаются ссылки на соединения истока или стока в связи с изготовлением полевого МОП-устройства. Для специалистов в данной области техники понятно, что в любой данной МОП-конфигурации можно поменять элементы, окружающие эти контакты, без потери общей идеи изобретения, так что исток можно заменять стоком, не выходя при этом за объем данного изобретения. Дополнительно к этому, для специалистов в данной области техники понятно, что хотя многие предпочтительные варианты выполнения
данного изобретения можно использовать для изготовления соединений как истока, так и стока, то на практике это не обязательно.
Металлы без ограничительного характера
В данном описании приводятся примеры выполнения изобретения со ссылками на металлы в связи с изготовлением полевых МОП-устройств. Данное изобретение не имеет ограничений в отношении типов металлов, используемых для реализации идей данного изобретения. Таким образом, предполагается использование обычно используемых металлов для транзисторов, таких как титан, кобальт и т.п. Ничто в описании не ограничивает использование данного изобретения каким-либо частным металлом или сплавом. Для специалистов в данной области техники понятно, что можно использовать любой проводящий соединительный материал без утраты общего характера реализации идей данного изобретения.
Однако необходимо отметить, что в данном изобретении, в частности, предполагается использование электродов истока/стока, выполненных из материала, выбранного из группы, состоящей из силицида платины, силицида палладия, силицида иридия и/или силицидов редкоземельных металлов, как находящихся в объеме идей данного изобретения.
Барьер Шотки без ограничительного характера
В данном описании приводятся примеры выполнения, в которых делаются ссылки на барьер Шотки и подобные контакты в связи с изготовлением интегральных схем. Данное изобретение не признает ограничений в отношении типов сопряжений Шотки, используемых для реализации идей данного изобретения. Таким образом, в данном изобретении возможно создание этих типов сопряжении с любой формой проводящего материала.
Дополнительно к этому, хотя обычные барьеры Шотки являются обрывистыми, данное изобретение предполагает, в частности, использование при некоторых обстоятельствах промежуточного слоя между кремниевой подложкой и используемым металлом барьера Шотки. Таким образом, данное изобретение предполагает, в частности, использование переходов, подобных барьеру Шотки и их эквивалентов при реализации данного изобретения. Кроме того, промежуточный слой может содержать материалы, которые имеют проводящие, полупроводниковые и/или изолирующие свойства.
Технология травления без ограничительного характера
В данном описании приведены примеры выполнения, в которых делаются ссылки на различные технологии травления, используемые для удаления оксида и/или металла в процессе изготовления интегральных схем. Данное изобретение не ставит ограничений в отношении типа технологии травления для достижения результатов, показанных в графических схемах выполнения процессов. Эти технологии хорошо известны из уровня техники.
Процесс/способ
Одна возможная блок-схема процесса изготовления МОП-устройства 400 с ионно легированным коротким каналом (менее 100 нм), с металлическим истоком/стоком показана на фиг.4-9. Эту блок-схему процесса можно описать следующим образом:
1. Как показано на фиг.4, на кремниевой подложке 402, которая имеет средства для электрической изоляции транзисторов друг от друга, наращивают тонкий защитный слой оксида 401 (примерно 200 Е) в качестве маски для ионного легирования. Затем через защитный слой оксида на определенную глубину в кремний (примерно 1000 Е) выполняют ионное легирование подходящими элементами 403 примесей канала (например, мышьяк и индий для Р-типа и N-типа проводимостей соответственно).
2. Как показано на фиг.5, затем удаляют защитный слой оксида с помощью фтористоводородной кислоты и наращивают тонкий слой оксида 501 затвора (примерно 35 Е). За наращиванием оксида затвора непосредственно следует локально легированная пленка кремния. Пленка сильно легирована, например, фосфором для устройства N-типа и бором для устройства Р-типа. С использованием литографической техники и травления кремния, которое является сильно избирательным для оксида, выполняют электрод затвора 502, как показано на стадии 500 процесса на фиг.5.
3. Затем наращивают тонкий слой оксида (примерно 100 Е) на верхнюю поверхность и боковые стенки кремниевого электрода затвора. Как показано на фиг.6, затем используют анизотропное травление для удаления слоев оксида с горизонтальных поверхностей (и тем самым открывая кремний 601), одновременно сохраняя их на вертикальных поверхностях. Таким образом, создают оксид 602 на боковых стенках и электрически активируют примеси как в электроде затвора, так и в зоне канала устройства, как показано на стадии 600 процесса на фиг.6.
4. Как показано на фиг.7, конечная стадия содержит осаждение соответствующего металла (например, платины для устройства Р-типа и эрбия для устройства N-типа) в виде покрывающей пленки (примерно 400 Е) на всех открытых поверхностях. Затем заготовку подвергают отжигу в течение заданного времени при заданной температуре (например, 400°С в течение 45 минут), так что во всех местах, где метал находится в непосредственном контакте с кремнием, происходит реакция, которая преобразует метал в силицид 701 металла. Металл, который находится в непосредственном контакте с некремниевой поверхностью 702, остается без изменения, как показано на стадии 700 на фиг.7.
5. Затем используют жидкостное химическое травление (царская водка для платины, НNО3 для эрбия) для удаления не участвующего в реакции металла при одновременном оставлении нетронутым силицида металла. После ионного легирования канала получают готовое МОП-устройство с коротким каналом с использованием барьера Шотки, и оно готово для электрического контактирования затвора, истока и стока, как показано на стадии 800 на фиг.8.
Этот процесс является одним из возможных путей для создания МОП-устройств с ионно легированным каналом, металлическим истоком/стоком с барьером Шотки. Для специалистов в данной области техники понятно, что существуют другие варианты и альтернативные решения.
Устройство/система
На фиг.9 показан предпочтительный пример выполнения изобретения в виде двух окончательных комплементарных полевых МОП-структур 900. Этот вариант выполнения состоит из устройства 904 с N-каналом, изготовленным с применением силицида эрбия в зонах истока/стока, и устройства 905 с Р-каналом, изготовленным с помощью силицида платины.
Изменяющиеся по вертикали, но не изменяющиеся продольно слои индия 902 и мышьяка 903 используются в качестве легирующих примесей для устройств с N-каналом и Р-каналом соответственно. Эти атомы примесей используются из-за их относительно небольших скоростей диффузии через кристаллическую решетку кремния (по сравнению с фосфором и бором, как двумя возможными легирующими примесями для канала). Это обеспечивает больший тепловой баланс во время изготовления устройства и поэтому меньшие статистические изменения характеристик готового изделия.
Электроды затвора изготавливают из локально легированной фосфором и бором поликремневой пленки для устройств N-типа 906 и Р-типа 907 соответственно. В данном примере используют фосфор и бор из-за их большой растворимости в твердой фазе (по сравнению с мышьяком и индием). Электроды легируют с использованием способа локального легирования, при этом атомы примесей наносятся в то же время, что и атомы кремния. Такой способ обеспечивает очень высокие концентрации легирующих примесей (примерно 1021/см3) и равномерное распределение по толщине пленки. Другой возможностью для легирования кремния затвора является ионное легирование. Этот способ имеет несколько практических проблем, включая повреждение заряда тонкого оксида затвора и необходимость повторного распределения сильно неравномерных ионно легированных примесей затвора для обеспечения высокого уровня легирования на поверхности соприкосновения оксида затвора.
Электроды 906 и 907 затвора имеют ширину менее 100 нм (в соответствии с длиной L канала), так что в этом режиме становятся очевидными преимущества архитектуры с использованием барьера Шотки по сравнению с обычной архитектурой. Это включает упрощенную обработку за счет отсутствия необходимости в ионном легировании карманов и, как результат, уменьшения потерь усиления, емкости и статистических изменений в готовых изделиях.
Устройства отделены друг от друга с помощью наращиваемого тепловым способом оксида 901 (называемого защитным слоем оксида), который работает в соединении с легирующими примесями канала для электрической изоляции устройств друг от друга.
Хотя приведенное выше описание содержит много специальных элементов, их нельзя рассматривать как ограничение объема изобретения, а лишь в качестве примеров предпочтительного варианта выполнения. Для специалистов в данной области техники понятно, что возможны многие другие вариации. Например, имеется множество возможных кандидатов в качестве металла истока/стока. Может быть также предпочтительным введение тонкого слоя оксида между металлом и кремниевой подложкой. Сама кремниевая подложка может быть заменена любым из многочисленных других полупроводников. Дополнительно к этому, границы между слоями и элементами можно всегда выравнивать или прокладывать другими материалами или промежуточными веществами для улучшения параметров.
Обобщенный процесс/система изготовления
На основании предшествующего описания можно дополнительно обобщить процесс и систему согласно данному изобретению, как показано с помощью блок-схемы на фиг.10 - 11.
Обобщенный процесс/система
Как показано на фиг.10, приведенный в качестве примера обобщенный процесс 1000 изготовления полевого МОП-устройства выполняют на полупроводниковой подложке, имеющей средства для электрической изоляции транзисторов (стадия 1000). В эту подложку вводят легирующие присадки канала так, что концентрация примесей значительно изменяется в вертикальном направлении, но не в продольном направлении (стадия 1002). После завершения этой стадии формируют электрод затвора (стадия 1003) на кремниевой подложке. Наконец, формируют электроды истока и/или стока, по меньшей мере, один из которых содержит барьер Шотки или подобный барьеру Шотки контакт с кремниевой подложкой (стадия 1004).
Подробный процесс/система
Как показано на фиг.11, приведенный в качестве примера обобщенный процесс 1100 изготовления полевого МОП-устройства выполняют на полупроводниковой подложке, имеющей средства для электрической изоляции транзисторов (стадия 1101). В эту подложку вводят легирующие примеси канала так, что концентрация примесей значительно изменяется в вертикальном направлении, но не в продольном направлении (стадия 1102). После завершения этой стадии формируют изоляцию электрода затвора путем наращивания тонкого слоя изоляции затвора и осаждения проводящей пленки (стадия 1103) на кремниевой подложке.
В это время выполняют ряд операций по нанесению топологического рисунка и травлению с целью формирования электрода затвора (стадия 1104). Затем формируют один или более тонких изолирующих слоев на одной или более боковых стенках электрода затвора для избирательного вскрытия кремниевой подложки в активных зонах устройства за исключением боковых стенок (стадия 1105). На все поверхности устройства наносят тонкую пленку металла (стадия 1106), и устройство подвергают отжигу для формирования сплава металла с полупроводником на открытых поверхностях полупроводника (стадия 1107). Наконец, не вступивший в реакцию металл удаляют из устройства, оставляя без изменения сплав металл-полупроводник для создания местных соединений для сформированного устройства (стадия 1108).
Выводы
По существу, данное изобретение характеризуется тем, что основная структура является структурой, в которой подложка между истоком и стоком равномерно легирована примесями в продольном направлении, неравномерно легирована в вертикальном направлении и при этом электроды истока и/или стока образуют контакты в виде барьера Шотки или подобных барьеров с подложкой.
Раскрыты структура МОП-устройства с короткой длиной канала, латерально равномерно легированным примесями каналом, металлическими истоком и стоком и способ его изготовления. Данное изобретение обеспечивает множество преимуществ по сравнению с уровнем техники, включая меньшую стоимость изготовления, более высокие характеристики устройства и более точное управление параметрами устройства. Эти преимущества обеспечиваются прежде всего за счет введения профиля легирования канала, который является равномерным в продольном направлении и неравномерным в вертикальном направлении, в соединении с металлическими зонами истока/стока, что устраняет необходимость ионного легирования ореолов/карманов и поверхностных удлинений истока/стока. Также устраняется паразитное биполярное усиление.
Эти признаки изобретения делают его пригодным для множества применений, в частности, в условиях высокой частоты и/или сильной радиации.

Claims (23)

1. Способ изготовления устройства с коротким каналом для регулирования прохождения электрического тока, содержащий введение легирующих примесей канала в полупроводниковую подложку так, что концентрация легирующих примесей значительно изменяется в вертикальном направлении и является, по существу, постоянной в продольном направлении, создание электрода затвора на поверхности полупроводниковой подложки, создание электрода истока и электрода стока на полупроводниковой подложке, так что длина канала меньше или равна 100 нм, при этом, по меньшей мере, один из электродов истока и стока образует контакт в виде барьера Шотки или подобного барьера с полупроводниковой подложкой.
2. Способ изготовления устройства с коротким каналом по п.1, отличающийся тем, что дополнительно содержит вскрытие полупроводниковой подложки в одной или более зонах вблизи электрода затвора, осаждение тонкой пленки металла, реакцию металла с открытой полупроводниковой подложкой, так что формируются электрод истока и электрод стока в виде барьера Шотки или подобного барьера на полупроводниковой подложке, разделенные каналом длиной не более 100 нм.
3. Способ по п.2, отличающийся тем, что создание электрода затвора содержит стадии, включающие создание тонкого изолирующего слоя на полупроводниковой подложке, осаждение тонкой проводящей пленки на изолирующем слое, нанесение топологического рисунка и травление проводящей пленки для формирования электрода затвора, формирование, по меньшей мере, одного тонкого изолирующего слоя на, по меньшей мере, боковой стенке электрода затвора.
4. Способ по п.3, отличающийся тем, что дополнительно содержит удаление не вступившего в реакцию металла после формирования электродов истока и стока в виде барьера Шотки или подобного барьера.
5. Способ по любому из п.п.2, 3 или 4, отличающийся тем, что стадию реакции выполняют в виде термического отжига.
6. Способ по любому из п.п.1-5, отличающийся тем, что создают электроды истока и стока, так что подложка имеет концентрацию легирующих примесей, значительно изменяющуюся в вертикальном направлении и, по существу, постоянную в продольном направлении.
7. Способ по любому из п.п.1-6, отличающийся тем, что электрод истока и электрод стока формируют из элемента, выбранного из группы, включающей силицид платины, силицид палладия и силицид иридия, при этом легирующие примеси канала выбирают из группы, включающей мышьяк, фосфор и сурьму.
8. Способ по любому из п.п.1-6, отличающийся тем, что электрод истока и электрод стока формируют из группы элементов, включающей силициды редкоземельных элементов, при этом легирующие примеси канала выбирают из группы, включающей бор, индий и галлий.
9. Способ по любому из п.п.1-8, отличающийся тем, что электрод затвора имеет длину, не превышающую 100 нм.
10. Способ по любому из п.п.1-9, отличающийся тем, что контакт в виде барьера Шотки или подобного барьера образуют, по меньшей мере, в зонах, смежных с каналом.
11. Способ по любому из п.п.1-10, отличающийся тем, что вся поверхность, по меньшей мере, одного из электродов истока и стока образует контакт в виде барьера Шотки или подобного барьера Шотки с полупроводниковой подложкой.
12. Способ по любому из п.п.1-11, отличающийся тем, что создают электрод затвора после завершения легирования канала.
13. Способ по любому из п.п.1-12, отличающийся тем, что легирующие примеси канала вводят на одной стадии процесса.
14. Способ по любому из п.п.1-13, отличающийся тем, что посредством него создают устройство с коротким каналом, содержащее полевой МОП-транзистор.
15. Устройство с коротким каналом для регулирования электрического тока, содержащее
легирующие примеси канала в полупроводниковой подложке, концентрация которых значительно изменяется в вертикальном направлении и является, по существу, постоянной в продольном направлении,
электрод затвора, выполненный на полупроводниковой подложке, и электрод истока и электрод стока, выполненные на полупроводниковой подложке, так что длина канала меньше или равна 100 нм, при этом, по меньшей мере, один из электродов истока и стока образует контакт в виде барьера Шотки или подобного барьера с полупроводниковой подложкой.
16. Устройство с коротким каналом по п.15, отличающееся тем, что электрод истока и электрод стока на полупроводниковой подложке сформированы посредством реакции металла с полупроводниковой подложкой.
17. Устройство по п.16, отличающееся тем, что электрод затвора содержит
тонкий изолирующий слой на полупроводниковой подложке,
тонкую проводящую пленку на изолирующем слое и,
по меньшей мере, один тонкий изолирующий слой на, по меньшей
мере, одной боковой стенке электрода затвора.
18. Устройство по любому из п.п.15, 16 или 17, отличающееся тем, что электрод истока и электрод стока сформированы из элемента, выбранного из группы, включающей силицид платины, силицид палладия и силицид иридия, при этом легирующие примеси канала выбраны из группы, включающей мышьяк, фосфор и сурьму.
19. Устройство по любому из п.п.15, 16 или 17, отличающееся тем, что электрод истока и электрод стока сформированы из элемента, выбранного из группы, включающей силициды редкоземельных элементов, при этом легирующие примеси канала выбраны из группы, включающей бор, индий и галий.
20. Устройство по любому из п.п.15-19, отличающееся тем, что электрод затвора имеет длину, не превышающую 100 нм.
21. Устройство по любому из п.п.15-20, отличающееся тем, что, по меньшей мере, один из электродов истока или стока образует контакт в виде барьера Шотки или подробного барьера с полупроводниковой подложкой, по меньшей мере, в зонах, смежных с каналом.
22. Устройство по любому из п.п.15-20, отличающееся тем, что вся поверхность соприкосновения между, по меньшей мере, одним из электродов истока и стока образует зону в виде барьера Шотки или подобного барьера с полупроводниковой подложкой.
23. Устройство по любому из п.п.15-22, отличающееся тем, что содержит полевой МОП-транзистор с короткой длиной канала.
RU2002118823/28A 1999-12-16 2000-12-15 Устройство полевого моп-транзистора и способ его изготовления RU2245589C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/465,357 US6303479B1 (en) 1999-12-16 1999-12-16 Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts
US09/465,357 1999-12-16

Publications (2)

Publication Number Publication Date
RU2002118823A RU2002118823A (ru) 2004-03-10
RU2245589C2 true RU2245589C2 (ru) 2005-01-27

Family

ID=23847484

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2002118823/28A RU2245589C2 (ru) 1999-12-16 2000-12-15 Устройство полевого моп-транзистора и способ его изготовления

Country Status (10)

Country Link
US (7) US6303479B1 (ru)
EP (1) EP1238420A4 (ru)
JP (2) JP2003517210A (ru)
KR (1) KR20020082469A (ru)
CN (1) CN1222021C (ru)
AU (1) AU2267301A (ru)
CA (1) CA2393443A1 (ru)
IL (3) IL150250A0 (ru)
RU (1) RU2245589C2 (ru)
WO (1) WO2001045157A1 (ru)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2652784C2 (ru) * 2012-09-06 2018-05-03 Континенталь Аутомотиве Гмбх Аккумуляторное устройство для эксплуатации потребителей электроэнергии в транспортном средстве для перевозки опасных грузов
RU2752291C2 (ru) * 2018-01-17 2021-07-26 Интел Корпорейшн Устройства, основанные на избирательно эпитаксиально выращенных материалах iii-v групп

Families Citing this family (130)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303479B1 (en) * 1999-12-16 2001-10-16 Spinnaker Semiconductor, Inc. Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts
US6784035B2 (en) * 2002-01-23 2004-08-31 Spinnaker Semiconductor, Inc. Field effect transistor having source and/or drain forming Schottky or Schottky-like contact with strained semiconductor substrate
US20030235936A1 (en) * 1999-12-16 2003-12-25 Snyder John P. Schottky barrier CMOS device and method
FR2805395B1 (fr) * 2000-02-23 2002-05-10 Centre Nat Rech Scient Transistor mos pour circuits a haute densite d'integration
JP3833903B2 (ja) * 2000-07-11 2006-10-18 株式会社東芝 半導体装置の製造方法
US6534388B1 (en) * 2000-09-27 2003-03-18 Chartered Semiconductor Manufacturing Ltd. Method to reduce variation in LDD series resistance
DE10052208C2 (de) * 2000-10-20 2002-11-28 Advanced Micro Devices Inc Verfahren zur Herstellung eines Feldeffekttransistors mittels einer Justiertechnologie auf der Grundlage von Seitenwandabstandselementen
US6555453B1 (en) * 2001-01-31 2003-04-29 Advanced Micro Devices, Inc. Fully nickel silicided metal gate with shallow junction formed
US6466489B1 (en) * 2001-05-18 2002-10-15 International Business Machines Corporation Use of source/drain asymmetry MOSFET devices in dynamic and analog circuits
JP2002353182A (ja) * 2001-05-25 2002-12-06 Mitsubishi Electric Corp 半導体装置の洗浄方法および洗浄装置、ならびに半導体装置の製造方法
DE10137217A1 (de) * 2001-07-30 2003-02-27 Infineon Technologies Ag Steg-Feldeffekttransistor und Verfahren zum Herstellen eines Steg-Feldeffekttransistors
US20060079059A1 (en) * 2001-08-10 2006-04-13 Snyder John P Transistor having high dielectric constant gate insulating layer and source and drain forming schottky contact with substrate
CN100359701C (zh) * 2001-08-10 2008-01-02 斯平内克半导体股份有限公司 具有改进的驱动电流特性的晶体管及其制作方法
US6541320B2 (en) * 2001-08-10 2003-04-01 International Business Machines Corporation Method to controllably form notched polysilicon gate structures
KR100425582B1 (ko) * 2001-11-22 2004-04-06 한국전자통신연구원 얕은 소오스/드레인 접합 영역을 갖는 모스 트랜지스터의제조방법
US6894355B1 (en) * 2002-01-11 2005-05-17 Advanced Micro Devices, Inc. Semiconductor device with silicide source/drain and high-K dielectric
DE10208728B4 (de) * 2002-02-28 2009-05-07 Advanced Micro Devices, Inc., Sunnyvale Ein Verfahren zur Herstellung eines Halbleiterelements mit unterschiedlichen Metallsilizidbereichen
WO2003098693A2 (en) * 2002-05-16 2003-11-27 Spinnaker Semiconductor, Inc. Schottky barrier cmos device and method
US6974737B2 (en) * 2002-05-16 2005-12-13 Spinnaker Semiconductor, Inc. Schottky barrier CMOS fabrication method
EP1530803A2 (en) * 2002-06-21 2005-05-18 Micron Technology, Inc. Nrom memory cell, memory array, related devices an methods
US20040041214A1 (en) * 2002-08-29 2004-03-04 Prall Kirk D. One F2 memory cell, memory array, related devices and methods
US6835619B2 (en) * 2002-08-08 2004-12-28 Micron Technology, Inc. Method of forming a memory transistor comprising a Schottky contact
US7902029B2 (en) * 2002-08-12 2011-03-08 Acorn Technologies, Inc. Process for fabricating a self-aligned deposited source/drain insulated gate field-effect transistor
US7176483B2 (en) * 2002-08-12 2007-02-13 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US7084423B2 (en) 2002-08-12 2006-08-01 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US6833556B2 (en) 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
US7208383B1 (en) 2002-10-30 2007-04-24 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor component
US20040087094A1 (en) * 2002-10-30 2004-05-06 Advanced Micro Devices, Inc. Semiconductor component and method of manufacture
US6833307B1 (en) 2002-10-30 2004-12-21 Advanced Micro Devices, Inc. Method for manufacturing a semiconductor component having an early halo implant
EP1435648A1 (en) * 2002-12-30 2004-07-07 STMicroelectronics S.r.l. Process of making CMOS and drain extension MOS transistors with silicided gate
KR100508548B1 (ko) * 2003-04-16 2005-08-17 한국전자통신연구원 쇼트키 장벽 트랜지스터 및 그 제조방법
US6867433B2 (en) * 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US6744111B1 (en) 2003-05-15 2004-06-01 Koucheng Wu Schottky-barrier tunneling transistor
US6963121B2 (en) * 2003-05-15 2005-11-08 Koucheng Wu Schottky-barrier tunneling transistor
US20060141728A1 (en) * 2003-06-03 2006-06-29 Koninklijke Philips Electronics N.V. Formation of junctions and silicides with reduced thermal budget
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US20050012087A1 (en) * 2003-07-15 2005-01-20 Yi-Ming Sheu Self-aligned MOSFET having an oxide region below the channel
US7078742B2 (en) 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US6936881B2 (en) 2003-07-25 2005-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor that includes high permittivity capacitor dielectric
US6940705B2 (en) * 2003-07-25 2005-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor with enhanced performance and method of manufacture
US7101742B2 (en) * 2003-08-12 2006-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel complementary field-effect transistors and methods of manufacture
US7112495B2 (en) 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US20050035410A1 (en) * 2003-08-15 2005-02-17 Yee-Chia Yeo Semiconductor diode with reduced leakage
US20050035369A1 (en) * 2003-08-15 2005-02-17 Chun-Chieh Lin Structure and method of forming integrated circuits utilizing strained channel transistors
US7071052B2 (en) * 2003-08-18 2006-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Resistor with reduced leakage
US20050104152A1 (en) * 2003-09-19 2005-05-19 Snyder John P. Schottky barrier integrated circuit
CN1868045A (zh) * 2003-10-03 2006-11-22 斯平内克半导体股份有限公司 使用各向同性蚀刻工艺的肖特基势垒mosfet制造方法
WO2005038901A1 (en) * 2003-10-22 2005-04-28 Spinnaker Semiconductor, Inc. Dynamic schottky barrier mosfet device and method of manufacture
US7888201B2 (en) 2003-11-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
US7050330B2 (en) * 2003-12-16 2006-05-23 Micron Technology, Inc. Multi-state NROM device
US7301804B2 (en) * 2003-12-16 2007-11-27 Micro Technology, Inc. NROM memory cell, memory array, related devices and methods
JP4011024B2 (ja) * 2004-01-30 2007-11-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7504328B2 (en) * 2004-05-11 2009-03-17 National University Of Singapore Schottky barrier source/drain n-mosfet using ytterbium silicide
US7042009B2 (en) * 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
EP1784869A1 (en) * 2004-07-15 2007-05-16 Spinnaker Semiconductor, Inc. Metal source power transistor and method of manufacture
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7361958B2 (en) 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US20060125041A1 (en) * 2004-12-14 2006-06-15 Electronics And Telecommunications Research Institute Transistor using impact ionization and method of manufacturing the same
KR100670803B1 (ko) * 2004-12-21 2007-01-19 한국전자통신연구원 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터의양극 전도성을 이용한 소자
JP2006196646A (ja) * 2005-01-13 2006-07-27 Renesas Technology Corp 半導体装置及びその製造方法
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7504329B2 (en) * 2005-05-11 2009-03-17 Interuniversitair Microelektronica Centrum (Imec) Method of forming a Yb-doped Ni full silicidation low work function gate electrode for n-MOSFET
EP1722404A3 (en) * 2005-05-11 2007-08-15 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Low work function metal alloy
US7176537B2 (en) 2005-05-23 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. High performance CMOS with metal-gate and Schottky source/drain
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
JP2007036148A (ja) * 2005-07-29 2007-02-08 Toshiba Corp 半導体装置製造方法
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7737532B2 (en) * 2005-09-06 2010-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid Schottky source-drain CMOS for high mobility and low barrier
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
EP1935019A1 (en) * 2005-10-12 2008-06-25 Spinnaker Semiconductor, Inc. A cmos device with zero soft error rate
KR100653711B1 (ko) * 2005-11-14 2006-12-05 삼성전자주식회사 쇼트키 배리어 핀 펫 소자 및 그 제조방법
US7250666B2 (en) * 2005-11-15 2007-07-31 International Business Machines Corporation Schottky barrier diode and method of forming a Schottky barrier diode
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
JP2007158300A (ja) * 2005-12-07 2007-06-21 Korea Electronics Telecommun 低いショットキー障壁貫通トランジスタ及びその製造方法
KR100699462B1 (ko) * 2005-12-07 2007-03-28 한국전자통신연구원 쇼트키 장벽 관통 트랜지스터 및 그 제조방법
US7396711B2 (en) * 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
FR2897202B1 (fr) * 2006-02-08 2008-09-12 St Microelectronics Crolles 2 Transistor mos a barriere de schottky sur film semi-conducteur entierement appauvri et procede de fabrication d'un tel transistor.
JP2007281038A (ja) * 2006-04-03 2007-10-25 Toshiba Corp 半導体装置
US7566951B2 (en) * 2006-04-21 2009-07-28 Memc Electronic Materials, Inc. Silicon structures with improved resistance to radiation events
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US20080093631A1 (en) * 2006-10-05 2008-04-24 Chi Dong Z Contact structure for semiconductor devices
KR100770012B1 (ko) * 2006-11-29 2007-10-25 한국전자통신연구원 쇼트키 장벽 관통 트랜지스터 및 그 제조방법
US8558278B2 (en) 2007-01-16 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with optimized drive current and method of forming
US20080191285A1 (en) * 2007-02-09 2008-08-14 Chih-Hsin Ko CMOS devices with schottky source and drain regions
US7858505B2 (en) * 2007-05-04 2010-12-28 Freescale Semiconductor, Inc. Method of forming a transistor having multiple types of Schottky junctions
KR100945508B1 (ko) * 2007-11-16 2010-03-09 주식회사 하이닉스반도체 제로 캐패시터 램 및 그의 제조방법
US7943961B2 (en) 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
FR2930073B1 (fr) * 2008-04-11 2010-09-03 Centre Nat Rech Scient Procede de fabrication de transistors mosfet complementaires de type p et n, et dispositif electronique comprenant de tels transistors, et processeur comprenant au moins un tel dispositif.
US7863143B2 (en) * 2008-05-01 2011-01-04 International Business Machines Corporation High performance schottky-barrier-source asymmetric MOSFETs
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US7808051B2 (en) 2008-09-29 2010-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell without OD space effect in Y-direction
US7936040B2 (en) * 2008-10-26 2011-05-03 Koucheng Wu Schottky barrier quantum well resonant tunneling transistor
JP4911158B2 (ja) * 2008-10-30 2012-04-04 ソニー株式会社 半導体装置および固体撮像装置
US20120104502A1 (en) * 2009-03-31 2012-05-03 Jx Nippon Mining & Metals Corporation Method of producing semiconductor device, and semiconductor device
US9054194B2 (en) * 2009-04-29 2015-06-09 Taiwan Semiconductor Manufactruing Company, Ltd. Non-planar transistors and methods of fabrication thereof
US8178939B2 (en) * 2009-06-21 2012-05-15 Sematech, Inc. Interfacial barrier for work function modification of high performance CMOS devices
KR101876470B1 (ko) 2009-11-06 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8436422B2 (en) 2010-03-08 2013-05-07 Sematech, Inc. Tunneling field-effect transistor with direct tunneling for enhanced tunneling current
CN101866953B (zh) * 2010-05-26 2012-08-22 清华大学 低肖特基势垒半导体结构及其形成方法
US8513765B2 (en) 2010-07-19 2013-08-20 International Business Machines Corporation Formation method and structure for a well-controlled metallic source/drain semiconductor device
JP5856827B2 (ja) * 2010-12-09 2016-02-10 株式会社半導体エネルギー研究所 半導体装置
US8610233B2 (en) 2011-03-16 2013-12-17 International Business Machines Corporation Hybrid MOSFET structure having drain side schottky junction
US9001564B2 (en) 2011-06-29 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method for driving the same
US8797512B2 (en) * 2011-09-15 2014-08-05 Advanced Scientific Concepts, Inc. Automatic range corrected flash ladar camera
US8803242B2 (en) * 2011-09-19 2014-08-12 Eta Semiconductor Inc. High mobility enhancement mode FET
CN102446770A (zh) * 2011-10-12 2012-05-09 上海华力微电子有限公司 一种提高浮体动态随机存储单元写入速度的方法及结构
CN102723367B (zh) * 2012-06-29 2015-02-11 昆山工研院新型平板显示技术中心有限公司 一种氧化物半导体薄膜晶体管
US9576949B2 (en) * 2012-09-05 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Diode formed of PMOSFET and schottky diodes
US8796098B1 (en) * 2013-02-26 2014-08-05 Cypress Semiconductor Corporation Embedded SONOS based memory cells
US9059156B2 (en) * 2013-09-30 2015-06-16 Intermolecular, Inc. Method of forming an erbium silicide metal gate stack FinFET device via a physical vapor deposition nanolaminate approach
KR102236555B1 (ko) 2014-11-11 2021-04-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10510869B2 (en) 2016-05-06 2019-12-17 Silicet, LLC Devices and methods for a power transistor having a Schottky or Schottky-like contact
US9947787B2 (en) 2016-05-06 2018-04-17 Silicet, LLC Devices and methods for a power transistor having a schottky or schottky-like contact
US9620611B1 (en) 2016-06-17 2017-04-11 Acorn Technology, Inc. MIS contact structure with metal oxide conductor
WO2018094205A1 (en) 2016-11-18 2018-05-24 Acorn Technologies, Inc. Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height
US10483380B2 (en) * 2017-04-20 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US11228174B1 (en) 2019-05-30 2022-01-18 Silicet, LLC Source and drain enabled conduction triggers and immunity tolerance for integrated circuits
US11417762B2 (en) * 2019-06-26 2022-08-16 Skyworks Solutions, Inc. Switch with integrated Schottky barrier contact
US10892362B1 (en) * 2019-11-06 2021-01-12 Silicet, LLC Devices for LDMOS and other MOS transistors with hybrid contact
RU2743225C1 (ru) * 2020-09-14 2021-02-16 Акционерное общество "Научно-производственное предприятие "Исток" имени А.И. Шокина" (АО "НПП "Исток" им. Шокина") Полевой транзистор с барьером шотки
CN116508135B (zh) 2020-12-04 2024-06-04 安普莱西娅有限责任公司 具有自对准体和混合源的ldmos

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4053924A (en) 1975-02-07 1977-10-11 California Linear Circuits, Inc. Ion-implanted semiconductor abrupt junction
US4300158A (en) 1977-07-18 1981-11-10 Hazeltine Corporation Process control apparatus
US4300152A (en) * 1980-04-07 1981-11-10 Bell Telephone Laboratories, Incorporated Complementary field-effect transistor integrated circuit device
USRE32613E (en) * 1980-04-17 1988-02-23 American Telephone And Telegraph Company, At&T Bell Laboratories Method of making contact electrodes to silicon gate, and source and drain regions, of a semiconductor device
SE8101994L (sv) 1981-03-27 1982-09-28 Tove Per Arne Elektronisk krets med schottky-felttransistor med kontaktelement med olika schottky-barrierhojd
US4485550A (en) * 1982-07-23 1984-12-04 At&T Bell Laboratories Fabrication of schottky-barrier MOS FETs
JPS5947767A (ja) * 1982-09-10 1984-03-17 Nippon Telegr & Teleph Corp <Ntt> Ｍｉｓ形半導体素子
US4513309A (en) 1982-11-03 1985-04-23 Westinghouse Electric Corp. Prevention of latch-up in CMOS integrated circuits using Schottky diodes
JPH0810763B2 (ja) * 1983-12-28 1996-01-31 株式会社日立製作所 半導体装置
EP0191841A1 (en) * 1984-08-24 1986-08-27 AT&T Corp. Mos transistors having schottky layer electrode regions and method of their production
JPS6099553U (ja) * 1984-10-25 1985-07-06 富士通株式会社 半導体装置
FR2582445B1 (fr) * 1985-05-21 1988-04-08 Efcis Procede de fabrication de transistors mos a electrodes de siliciure metallique
US5834793A (en) * 1985-12-27 1998-11-10 Kabushiki Kaisha Toshiba Semiconductor devices
JPS62229873A (ja) * 1986-03-29 1987-10-08 Hitachi Ltd 薄膜半導体装置の製造方法
JPH02188967A (ja) * 1989-01-18 1990-07-25 Nissan Motor Co Ltd 半導体装置
US5040034A (en) * 1989-01-18 1991-08-13 Nissan Motor Co., Ltd. Semiconductor device
US5079182A (en) 1990-04-02 1992-01-07 National Semiconductor Corporation Bicmos device having self-aligned well tap and method of fabrication
JP2606404B2 (ja) * 1990-04-06 1997-05-07 日産自動車株式会社 半導体装置
US5289030A (en) 1991-03-06 1994-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide layer
US5250834A (en) 1991-09-19 1993-10-05 International Business Machines Corporation Silicide interconnection with schottky barrier diode isolation
JP3118063B2 (ja) * 1992-03-23 2000-12-18 ローム株式会社 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶素子の製造方法
US5323053A (en) * 1992-05-28 1994-06-21 At&T Bell Laboratories Semiconductor devices using epitaxial silicides on (111) surfaces etched in (100) silicon substrates
US5294814A (en) * 1992-06-09 1994-03-15 Kobe Steel Usa Vertical diamond field effect transistor
JPH0697109A (ja) 1992-09-16 1994-04-08 Fujitsu Ltd 半導体装置
US5338698A (en) * 1992-12-18 1994-08-16 International Business Machines Corporation Method of fabricating an ultra-short channel field effect transistor
US5444302A (en) 1992-12-25 1995-08-22 Hitachi, Ltd. Semiconductor device including multi-layer conductive thin film of polycrystalline material
US5323528A (en) * 1993-06-14 1994-06-28 Amistar Corporation Surface mount placement system
US5760449A (en) * 1994-05-31 1998-06-02 Welch; James D. Regenerative switching CMOS system
US6268636B1 (en) * 1994-05-31 2001-07-31 James D. Welch Operation and biasing for single device equivalent to CMOS
US5663584A (en) * 1994-05-31 1997-09-02 Welch; James D. Schottky barrier MOSFET systems and fabrication thereof
US5665993A (en) 1994-09-29 1997-09-09 Texas Instruments Incorporated Integrated circuit including a FET device and Schottky diode
JP2938351B2 (ja) 1994-10-18 1999-08-23 株式会社フロンテック 電界効果トランジスタ
TW304301B (ru) 1994-12-01 1997-05-01 At & T Corp
US5555993A (en) * 1995-02-24 1996-09-17 Borkowski; James T. Beverage can and pivotal, screen guard opener system
FR2749977B1 (fr) * 1996-06-14 1998-10-09 Commissariat Energie Atomique Transistor mos a puits quantique et procedes de fabrication de celui-ci
US5882993A (en) * 1996-08-19 1999-03-16 Advanced Micro Devices, Inc. Integrated circuit with differing gate oxide thickness and process for making same
TW333713B (en) 1996-08-20 1998-06-11 Toshiba Co Ltd The semiconductor device and its producing method
JP3262752B2 (ja) * 1997-03-28 2002-03-04 松下電器産業株式会社 半導体装置の製造方法
US5883010A (en) * 1997-08-07 1999-03-16 National Semiconductor Corporation Method for protecting nonsilicided surfaces from silicide formation using spacer oxide mask
US5952701A (en) * 1997-08-18 1999-09-14 National Semiconductor Corporation Design and fabrication of semiconductor structure having complementary channel-junction insulated-gate field-effect transistors whose gate electrodes have work functions close to mid-gap semiconductor value
JP4213776B2 (ja) * 1997-11-28 2009-01-21 光照 木村 Ｍｏｓゲートショットキートンネルトランジスタおよびこれを用いた集積回路
US6160282A (en) * 1998-04-21 2000-12-12 Foveon, Inc. CMOS image sensor employing silicide exclusion mask to reduce leakage and improve performance
JP3378512B2 (ja) 1998-10-16 2003-02-17 株式会社東芝 半導体装置
JP3408762B2 (ja) * 1998-12-03 2003-05-19 シャープ株式会社 Ｓｏｉ構造の半導体装置及びその製造方法
US6784035B2 (en) * 2002-01-23 2004-08-31 Spinnaker Semiconductor, Inc. Field effect transistor having source and/or drain forming Schottky or Schottky-like contact with strained semiconductor substrate
US20030032270A1 (en) * 2001-08-10 2003-02-13 John Snyder Fabrication method for a device for regulating flow of electric current with high dielectric constant gate insulating layer and source/drain forming schottky contact or schottky-like region with substrate
US20030235936A1 (en) * 1999-12-16 2003-12-25 Snyder John P. Schottky barrier CMOS device and method
US6303479B1 (en) * 1999-12-16 2001-10-16 Spinnaker Semiconductor, Inc. Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts
JP3675303B2 (ja) * 2000-05-31 2005-07-27 セイコーエプソン株式会社 静電気保護回路が内蔵された半導体装置及びその製造方法
KR100439398B1 (ko) * 2001-05-22 2004-07-09 주식회사 멀티채널랩스 압전트랜스를 이용한 디지탈 콘트롤 전자식 안정기
US6509609B1 (en) * 2001-06-18 2003-01-21 Motorola, Inc. Grooved channel schottky MOSFET
CN100359701C (zh) * 2001-08-10 2008-01-02 斯平内克半导体股份有限公司 具有改进的驱动电流特性的晶体管及其制作方法
US6974737B2 (en) * 2002-05-16 2005-12-13 Spinnaker Semiconductor, Inc. Schottky barrier CMOS fabrication method
US6833556B2 (en) * 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
JP4439358B2 (ja) * 2003-09-05 2010-03-24 株式会社東芝 電界効果トランジスタ及びその製造方法
CN1868045A (zh) * 2003-10-03 2006-11-22 斯平内克半导体股份有限公司 使用各向同性蚀刻工艺的肖特基势垒mosfet制造方法
WO2005038901A1 (en) * 2003-10-22 2005-04-28 Spinnaker Semiconductor, Inc. Dynamic schottky barrier mosfet device and method of manufacture

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2652784C2 (ru) * 2012-09-06 2018-05-03 Континенталь Аутомотиве Гмбх Аккумуляторное устройство для эксплуатации потребителей электроэнергии в транспортном средстве для перевозки опасных грузов
RU2752291C2 (ru) * 2018-01-17 2021-07-26 Интел Корпорейшн Устройства, основанные на избирательно эпитаксиально выращенных материалах iii-v групп

Also Published As

Publication number Publication date
AU2267301A (en) 2001-06-25
CN1222021C (zh) 2005-10-05
US20100032771A1 (en) 2010-02-11
JP2007049182A (ja) 2007-02-22
US6303479B1 (en) 2001-10-16
EP1238420A1 (en) 2002-09-11
US6495882B2 (en) 2002-12-17
EP1238420A4 (en) 2004-08-18
RU2002118823A (ru) 2004-03-10
US6744103B2 (en) 2004-06-01
IL176106A0 (en) 2006-10-05
CN1434979A (zh) 2003-08-06
US20110175160A1 (en) 2011-07-21
IL150250A (en) 2006-09-05
US20050051815A1 (en) 2005-03-10
US7052945B2 (en) 2006-05-30
CA2393443A1 (en) 2001-06-21
IL150250A0 (en) 2002-12-01
IL176106A (en) 2009-11-18
US20030139002A1 (en) 2003-07-24
US20030008444A1 (en) 2003-01-09
KR20020082469A (ko) 2002-10-31
US20010024847A1 (en) 2001-09-27
WO2001045157A1 (en) 2001-06-21
JP2003517210A (ja) 2003-05-20

Similar Documents

Publication Publication Date Title
RU2245589C2 (ru) Устройство полевого моп-транзистора и способ его изготовления
US7235822B2 (en) Transistor with silicon and carbon layer in the channel region
JPH0936367A (ja) 安定なしきい値電圧を有するｆｅｔおよびその製造方法
US7113423B2 (en) Method of forming a negative differential resistance device
JP2004538650A (ja) 基板とのショットキーコンタクトを形成する高誘電率ゲート絶縁層、ソースおよびドレインを有するトランジスタ
US20060273391A1 (en) CMOS devices for low power integrated circuits
JP2005516389A (ja) 歪み半導体基板を用いてショットキまたはショットキのような接触を形成するソースおよび／またはドレインを有する電界効果トランジスタ
US7557009B2 (en) Process for controlling performance characteristics of a negative differential resistance (NDR) device
US7221019B2 (en) Short-channel Schottky-barrier MOSFET device and manufacturing method
US7015536B2 (en) Charge trapping device and method of forming the same
KR20050107885A (ko) 반도체 소자 및 그 제조방법
US5937302A (en) Method of forming lightly doped drain region and heavily doping a gate using a single implant step
CN102751283B (zh) 一种混合晶面应变Si应变SiGe平面BiCMOS集成器件及制备方法
JP2001257343A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20071216