JP2001257343A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＭＩＳＦＥＴの短チャネル効果と逆短チャネ
ル効果とを同時に抑制する。 【解決手段】 ｐ型ウェル３を構成する不純物イオンと
は逆の極性を持つイオンをイオン注入にて打ち込み、ゲ
ート電極７ｎの端部の第１チャネル領域５ｂおよびｎ-
型半導体領域８の浅い領域のみに影響を与える第２チャ
ネル領域１２を形成する。また、ｎ型ウェル４を構成す
る不純物イオンとは逆の極性を持つイオンをイオン注入
にて打ち込み、ゲート電極７ｐの端部の第１チャネル領
域５ａおよびｐ-型半導体領域９の浅い領域のみに影響
を与える第２チャネル領域１３を形成する。
ル効果とを同時に抑制する。 【解決手段】 ｐ型ウェル３を構成する不純物イオンと
は逆の極性を持つイオンをイオン注入にて打ち込み、ゲ
ート電極７ｎの端部の第１チャネル領域５ｂおよびｎ-
型半導体領域８の浅い領域のみに影響を与える第２チャ
ネル領域１２を形成する。また、ｎ型ウェル４を構成す
る不純物イオンとは逆の極性を持つイオンをイオン注入
にて打ち込み、ゲート電極７ｐの端部の第１チャネル領
域５ａおよびｐ-型半導体領域９の浅い領域のみに影響
を与える第２チャネル領域１３を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＭＩＳＦＥＴ（Metal Insulator Semi
conductor Field Effect Transistor）の短チャネル効
果および逆短チャネル効果を制御する技術に適用して有
効な技術に関するものである。
置に関し、特に、ＭＩＳＦＥＴ（Metal Insulator Semi
conductor Field Effect Transistor）の短チャネル効
果および逆短チャネル効果を制御する技術に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】ＭＩＳＦＥＴのゲート長が小さくなるこ
とによるチャネル長の減少に伴い、ソースとドレインと
の間の距離が狭まると、ソースおよびドレインの特性が
チャネル部分の電界および電位分布に及ぼす影響が大き
くなる。その影響の一つとして、チャネル長がある程度
以下になると、ＭＩＳＦＥＴのしきい値電圧が急激に減
少する短チャネル効果がある。
とによるチャネル長の減少に伴い、ソースとドレインと
の間の距離が狭まると、ソースおよびドレインの特性が
チャネル部分の電界および電位分布に及ぼす影響が大き
くなる。その影響の一つとして、チャネル長がある程度
以下になると、ＭＩＳＦＥＴのしきい値電圧が急激に減
少する短チャネル効果がある。
【０００３】従来、短チャネル効果を抑制する方法とし
て、たとえばＭＩＳＦＥＴのチャネル領域およびウェル
領域の不純物濃度をゲート長に対して自己整合的に調整
することで短チャネル効果を制御する方法が取られてき
た。このような、短チャネル効果を制御する技術につい
ては、たとえば、（１）H.Kurata and T.Sugii, "Self-
Aligned Control of Threshold Voltagesin Sub-0.2μm
MOSFET's," IEEE Trans. Electron Devices, vol. 45,
pp. 2161, 1998.に記載がある。
て、たとえばＭＩＳＦＥＴのチャネル領域およびウェル
領域の不純物濃度をゲート長に対して自己整合的に調整
することで短チャネル効果を制御する方法が取られてき
た。このような、短チャネル効果を制御する技術につい
ては、たとえば、（１）H.Kurata and T.Sugii, "Self-
Aligned Control of Threshold Voltagesin Sub-0.2μm
MOSFET's," IEEE Trans. Electron Devices, vol. 45,
pp. 2161, 1998.に記載がある。
【０００４】上記（１）の文献には、チャネル領域およ
びウェル領域の不純物濃度を調整するため、高入射角の
イオン注入（しきい値電圧制御イオン注入）を用いる技
術が開示されている。しきい値電圧制御イオン注入によ
る不純物はゲート電極の両端より注入され、ゲート長が
ある程度小さい場合には重ね合わせ効果により不純物の
濃度が増大する。チャネル領域およびウェル領域の不純
物濃度が増大することによりしきい値電圧が増大し、短
チャネル効果を抑制している。
びウェル領域の不純物濃度を調整するため、高入射角の
イオン注入（しきい値電圧制御イオン注入）を用いる技
術が開示されている。しきい値電圧制御イオン注入によ
る不純物はゲート電極の両端より注入され、ゲート長が
ある程度小さい場合には重ね合わせ効果により不純物の
濃度が増大する。チャネル領域およびウェル領域の不純
物濃度が増大することによりしきい値電圧が増大し、短
チャネル効果を抑制している。
【０００５】
【発明が解決しようとする課題】不純物をしきい値電圧
制御イオン注入によって注入し、チャネル領域およびウ
ェル領域の不純物濃度を増大することで短チャネル効果
を抑制する従来の技術では以下のような問題を生ずる。
制御イオン注入によって注入し、チャネル領域およびウ
ェル領域の不純物濃度を増大することで短チャネル効果
を抑制する従来の技術では以下のような問題を生ずる。
【０００６】すなわち、ゲート長が小さくなることによ
ってチャネル長がある程度以下になると、ＭＩＳＦＥＴ
のしきい値電圧が増大する逆短チャネル効果が発生す
る。また、チャネル長が小さくなるに従い、逆短チャネ
ル効果に連続して短チャネル効果が発生する。また、短
チャネル効果を抑制するためにチャネル領域およびウェ
ル領域へのイオン注入量を増大し不純物濃度を増大する
と、短チャネル効果は抑制することができても逆短チャ
ネル効果が現れる場合がある。短チャネル効果と逆短チ
ャネル効果とはトレードオフ関係にあり、短チャネル効
果と逆短チャネル効果とを独立に制御することが困難と
なっている。
ってチャネル長がある程度以下になると、ＭＩＳＦＥＴ
のしきい値電圧が増大する逆短チャネル効果が発生す
る。また、チャネル長が小さくなるに従い、逆短チャネ
ル効果に連続して短チャネル効果が発生する。また、短
チャネル効果を抑制するためにチャネル領域およびウェ
ル領域へのイオン注入量を増大し不純物濃度を増大する
と、短チャネル効果は抑制することができても逆短チャ
ネル効果が現れる場合がある。短チャネル効果と逆短チ
ャネル効果とはトレードオフ関係にあり、短チャネル効
果と逆短チャネル効果とを独立に制御することが困難と
なっている。
【０００７】本発明の目的は、ＭＩＳＦＥＴの短チャネ
ル効果を抑制した状況下において、逆短チャネル効果も
抑制する技術を提供することにある。
ル効果を抑制した状況下において、逆短チャネル効果も
抑制する技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】すなわち、本発明は、第１導電型のウェル
に高不純物濃度の第２導電型の半導体領域と低不純物濃
度の第２導電型の半導体領域とからなるＬＤＤ構造のソ
ース領域およびドレイン領域を形成する工程を含むもの
である。
に高不純物濃度の第２導電型の半導体領域と低不純物濃
度の第２導電型の半導体領域とからなるＬＤＤ構造のソ
ース領域およびドレイン領域を形成する工程を含むもの
である。
【００１１】また、本発明は、第１導電型のウェルに高
不純物濃度の第２導電型の半導体領域と低不純物濃度の
第２導電型の半導体領域とからなるＬＤＤ構造のソース
領域およびドレイン領域を形成する工程を含み、前記低
不純物濃度の半導体領域の下部の前記ウェルに高不純物
濃度の第１導電型のポケット層を形成する工程を含むも
のである。
不純物濃度の第２導電型の半導体領域と低不純物濃度の
第２導電型の半導体領域とからなるＬＤＤ構造のソース
領域およびドレイン領域を形成する工程を含み、前記低
不純物濃度の半導体領域の下部の前記ウェルに高不純物
濃度の第１導電型のポケット層を形成する工程を含むも
のである。
【００１２】また、本発明は、第１導電型のウェルに高
不純物濃度の第２導電型の半導体領域と低不純物濃度の
第２導電型の半導体領域とからなるＬＤＤ構造のソース
領域およびドレイン領域を形成する工程を含み、前記低
不純物濃度の半導体領域の内側の前記ウェルに前記低不
純物濃度の半導体領域より不純物濃度の低い第２導電型
の第１半導体領域を形成する工程を含むものである。
不純物濃度の第２導電型の半導体領域と低不純物濃度の
第２導電型の半導体領域とからなるＬＤＤ構造のソース
領域およびドレイン領域を形成する工程を含み、前記低
不純物濃度の半導体領域の内側の前記ウェルに前記低不
純物濃度の半導体領域より不純物濃度の低い第２導電型
の第１半導体領域を形成する工程を含むものである。
【００１３】また、本発明は、ＭＩＳＦＥＴの第１導電
型のウェルには高不純物濃度の第２導電型の半導体領域
と低不純物濃度の第２導電型の半導体領域とからなるＬ
ＤＤ構造のソース領域およびドレイン領域が形成され、
前記低不純物濃度の半導体領域の下部の前記ウェルには
高不純物濃度の第１導電型のポケット層が形成されたも
のである。
型のウェルには高不純物濃度の第２導電型の半導体領域
と低不純物濃度の第２導電型の半導体領域とからなるＬ
ＤＤ構造のソース領域およびドレイン領域が形成され、
前記低不純物濃度の半導体領域の下部の前記ウェルには
高不純物濃度の第１導電型のポケット層が形成されたも
のである。
【００１４】また、本発明は、ＭＩＳＦＥＴの第１導電
型のウェルには高不純物濃度の第２導電型の半導体領域
と低不純物濃度の第２導電型の半導体領域とからなるＬ
ＤＤ構造のソース領域およびドレイン領域が形成され、
前記低不純物濃度の半導体領域の内側の前記ウェルには
前記低不純物濃度の半導体領域より不純物濃度の低い第
２導電型の第１半導体領域が形成されたものである。
型のウェルには高不純物濃度の第２導電型の半導体領域
と低不純物濃度の第２導電型の半導体領域とからなるＬ
ＤＤ構造のソース領域およびドレイン領域が形成され、
前記低不純物濃度の半導体領域の内側の前記ウェルには
前記低不純物濃度の半導体領域より不純物濃度の低い第
２導電型の第１半導体領域が形成されたものである。
【００１５】上記の本発明によれば、ウェルと同じ導電
型のポケット層を設けることで短チャネル効果によるし
きい値電圧の低下を防ぎ、前記ウェルとは導電型が逆で
あり低不純物濃度の第２導電型の半導体領域より不純物
濃度の低い第２導電型の第１半導体領域を前記低不純物
濃度の半導体領域の内側の前記ウェルに設けることで、
逆短チャネル効果によるしきい値電圧の上昇を防ぐ。そ
のため、短チャネル効果と逆短チャネル効果とを独立し
て制御することができる。
型のポケット層を設けることで短チャネル効果によるし
きい値電圧の低下を防ぎ、前記ウェルとは導電型が逆で
あり低不純物濃度の第２導電型の半導体領域より不純物
濃度の低い第２導電型の第１半導体領域を前記低不純物
濃度の半導体領域の内側の前記ウェルに設けることで、
逆短チャネル効果によるしきい値電圧の上昇を防ぐ。そ
のため、短チャネル効果と逆短チャネル効果とを独立し
て制御することができる。
【００１６】また、上記の本発明によれば、ＭＩＳＦＥ
Ｔのゲート長が短くなった場合でも短チャネル効果およ
び逆短チャネル効果を防ぐので、ゲート電極の微細加工
を容易にすることができる。
Ｔのゲート長が短くなった場合でも短チャネル効果およ
び逆短チャネル効果を防ぐので、ゲート電極の微細加工
を容易にすることができる。
【００１７】また、上記の本発明によれば、ゲート電極
の微細加工が容易にできるので、半導体集積回路装置の
集積度を増大し、半導体集積回路装置の性能を向上する
ことが可能になる。
の微細加工が容易にできるので、半導体集積回路装置の
集積度を増大し、半導体集積回路装置の性能を向上する
ことが可能になる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１９】本実施の形態は、ｎチャネル型ＭＩＳＦＥ
ＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとで構成した相
補ＭＯＳ（ＣＭＯＳ：Complementary Metal Oxide Semi
conductor）型のＭＩＳＦＥＴを有する半導体集積回路
装置の製造方法に本発明を適用したものである。
ＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとで構成した相
補ＭＯＳ（ＣＭＯＳ：Complementary Metal Oxide Semi
conductor）型のＭＩＳＦＥＴを有する半導体集積回路
装置の製造方法に本発明を適用したものである。
【００２０】以下、上記した半導体集積回路装置の製造
方法を図１〜図１４を用いて工程順に説明する。
方法を図１〜図１４を用いて工程順に説明する。
【００２１】まず、図１に示すように、ｐ型のシリコン
単結晶からなる半導体基板１の表面に、選択酸化法（Ｌ
ＯＣＯＳ法）で素子分離用のフィールド絶縁膜２を形成
した後、半導体基板１のｐ型（第１導電型）ウェル形成
領域にｐ型不純物（たとえばＢ（ホウ素））をイオン注
入等によりドープしてｐ型ウェル３を形成する。続い
て、半導体基板１のｎ型（第２導電型）ウェル形成領域
にｎ型不純物（たとえばＰ（リン））をイオン注入等に
よりドープしてｎ型ウェル４を形成する。
単結晶からなる半導体基板１の表面に、選択酸化法（Ｌ
ＯＣＯＳ法）で素子分離用のフィールド絶縁膜２を形成
した後、半導体基板１のｐ型（第１導電型）ウェル形成
領域にｐ型不純物（たとえばＢ（ホウ素））をイオン注
入等によりドープしてｐ型ウェル３を形成する。続い
て、半導体基板１のｎ型（第２導電型）ウェル形成領域
にｎ型不純物（たとえばＰ（リン））をイオン注入等に
よりドープしてｎ型ウェル４を形成する。
【００２２】次に、後の工程においてｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形
成される箇所付近を拡大した図２（ａ）と（ｂ）とに示
すように、チャネル領域全体のキャリア密度を決定する
ために、ｎ型ウェル４に、たとえば約３×１０12個程度
のＰを約４５０ｋｅＶ程度のエネルギーでイオン注入
し、第１チャネル領域５ａを形成する。同様にｐ型ウェ
ル３に、たとえば約５×１０12個程度のＢを約１８０ｋ
ｅＶ程度のエネルギーでイオン注入し、第１チャネル領
域５ｂを形成する。
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形
成される箇所付近を拡大した図２（ａ）と（ｂ）とに示
すように、チャネル領域全体のキャリア密度を決定する
ために、ｎ型ウェル４に、たとえば約３×１０12個程度
のＰを約４５０ｋｅＶ程度のエネルギーでイオン注入
し、第１チャネル領域５ａを形成する。同様にｐ型ウェ
ル３に、たとえば約５×１０12個程度のＢを約１８０ｋ
ｅＶ程度のエネルギーでイオン注入し、第１チャネル領
域５ｂを形成する。
【００２３】次に、図３に示すように、半導体基板１上
にゲート絶縁膜６となる膜厚が約３.５ｎｍ程度の酸化
シリコン膜を堆積する。次に、半導体基板１上に膜厚９
０ｎｍ〜１００ｎｍ程度のノンドープ多結晶シリコン膜
をＣＶＤ（Chemical Vapor Deposition）法で堆積す
る。続いて、イオン注入用のマスクを用いて、ｐ型ウエ
ル３の上部のノンドープ多結晶シリコン膜にＰ（リン）
をイオン注入してｎ型多結晶シリコン膜を形成する。さ
らに続いて、イオン注入用のマスクを用いて、ｎ型ウエ
ル４の上部のノンドープ多結晶シリコン膜にＢ（ホウ
素）をイオン注入してｐ型多結晶シリコン膜を形成す
る。
にゲート絶縁膜６となる膜厚が約３.５ｎｍ程度の酸化
シリコン膜を堆積する。次に、半導体基板１上に膜厚９
０ｎｍ〜１００ｎｍ程度のノンドープ多結晶シリコン膜
をＣＶＤ（Chemical Vapor Deposition）法で堆積す
る。続いて、イオン注入用のマスクを用いて、ｐ型ウエ
ル３の上部のノンドープ多結晶シリコン膜にＰ（リン）
をイオン注入してｎ型多結晶シリコン膜を形成する。さ
らに続いて、イオン注入用のマスクを用いて、ｎ型ウエ
ル４の上部のノンドープ多結晶シリコン膜にＢ（ホウ
素）をイオン注入してｐ型多結晶シリコン膜を形成す
る。
【００２４】次に、フォトレジスト膜をマスクにして酸
化シリコン膜、ｎ型多結晶シリコン膜およびｐ型多結晶
シリコン膜をドライエッチングする。これにより、ゲー
ト絶縁膜６が形成され、ｐ型ウエル３のゲート絶縁膜６
の上部にｎ型多結晶シリコンからなるｎチャネル型ＭＩ
ＳＦＥＴＱｎのゲート電極７ｎが形成され、ｎ型ウエル
４のゲート絶縁膜６の上部にｐ型多結晶シリコン膜から
なるｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極７ｐが
形成される。
化シリコン膜、ｎ型多結晶シリコン膜およびｐ型多結晶
シリコン膜をドライエッチングする。これにより、ゲー
ト絶縁膜６が形成され、ｐ型ウエル３のゲート絶縁膜６
の上部にｎ型多結晶シリコンからなるｎチャネル型ＭＩ
ＳＦＥＴＱｎのゲート電極７ｎが形成され、ｎ型ウエル
４のゲート絶縁膜６の上部にｐ型多結晶シリコン膜から
なるｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極７ｐが
形成される。
【００２５】次に、図４に示すように、ゲート電極７ｎ
および７ｐの加工に用いたフォトレジスト膜を除去した
後、ｐ型ウエル３に約２×１０15個／ｃｍ2程度のｎ型
不純物、たとえばＡｓ（ヒ素）を約５ｋｅＶ程度のエネ
ルギーでイオン注入し、ゲート電極７ｎの両側のｐ型ウ
エル３にｎ-型半導体領域８を形成する。続いて、ｎ型
ウエル４に約１×１０15個／ｃｍ2程度のｐ型不純物、
たとえばＢＦ2（２フッ化ホウ素）を約３ｋｅＶ程度の
エネルギーでイオン注入してゲート電極７ｐの両側のｎ
型ウエル４にｐ-型半導体領域９を形成する。
および７ｐの加工に用いたフォトレジスト膜を除去した
後、ｐ型ウエル３に約２×１０15個／ｃｍ2程度のｎ型
不純物、たとえばＡｓ（ヒ素）を約５ｋｅＶ程度のエネ
ルギーでイオン注入し、ゲート電極７ｎの両側のｐ型ウ
エル３にｎ-型半導体領域８を形成する。続いて、ｎ型
ウエル４に約１×１０15個／ｃｍ2程度のｐ型不純物、
たとえばＢＦ2（２フッ化ホウ素）を約３ｋｅＶ程度の
エネルギーでイオン注入してゲート電極７ｐの両側のｎ
型ウエル４にｐ-型半導体領域９を形成する。
【００２６】次に、図５に示すように、ｎ-型半導体領
域８の下部にｎ-型半導体領域８を構成する不純物イオ
ン（たとえばＡｓ）とは逆の極性を持つイオン（たとえ
ばホウ素）を注入してポケット層１０を形成する。ポケ
ット層１０の不純物イオン濃度を調節することにより、
ｎチャネル型ＭＩＳＦＥＴＱｎのゲート長が短い場合の
しきい値電圧が、短チャネル効果によって低下すること
を防ぐことができる。本実施の形態において、ポケット
層１０を形成するためのイオン注入は、たとえばイオン
の入射角θを約３５°程度とし、イオン注入のエネルギ
ーを約１５ｋｅＶ程度とし、図６に示すように、ゲート
電極７ｎに対して４方向（イオン注入方向１００）から
約１×１０13個／ｃｍ2程度ずつ注入する。同様に、ｐ-
型半導体領域９の下部にｐ-型半導体領域９を構成する
不純物イオン（たとえばＢＦ2）とは逆の極性を持つイ
オン（たとえばＰ）を注入してポケット層１１を形成す
る。本実施の形態において、ポケット層１１を形成する
ためのイオン注入は、たとえばイオンの入射角θを約３
５°程度とし、イオン注入のエネルギーを約４５ｋｅＶ
程度とし、ゲート電極７ｐに対して４方向から約１×１
０13個／ｃｍ2程度ずつ注入する。
域８の下部にｎ-型半導体領域８を構成する不純物イオ
ン（たとえばＡｓ）とは逆の極性を持つイオン（たとえ
ばホウ素）を注入してポケット層１０を形成する。ポケ
ット層１０の不純物イオン濃度を調節することにより、
ｎチャネル型ＭＩＳＦＥＴＱｎのゲート長が短い場合の
しきい値電圧が、短チャネル効果によって低下すること
を防ぐことができる。本実施の形態において、ポケット
層１０を形成するためのイオン注入は、たとえばイオン
の入射角θを約３５°程度とし、イオン注入のエネルギ
ーを約１５ｋｅＶ程度とし、図６に示すように、ゲート
電極７ｎに対して４方向（イオン注入方向１００）から
約１×１０13個／ｃｍ2程度ずつ注入する。同様に、ｐ-
型半導体領域９の下部にｐ-型半導体領域９を構成する
不純物イオン（たとえばＢＦ2）とは逆の極性を持つイ
オン（たとえばＰ）を注入してポケット層１１を形成す
る。本実施の形態において、ポケット層１１を形成する
ためのイオン注入は、たとえばイオンの入射角θを約３
５°程度とし、イオン注入のエネルギーを約４５ｋｅＶ
程度とし、ゲート電極７ｐに対して４方向から約１×１
０13個／ｃｍ2程度ずつ注入する。
【００２７】次に、図７に示すように、ｐ型ウェル３を
構成する不純物イオン（たとえばＢ）とは逆の極性を持
つイオン（たとえばＰ）をｐ型ウェル３に対してイオン
注入にて打ち込み、第２チャネル領域（第１半導体領
域）１２を形成する。この第２チャネル領域１２を形成
する際のイオン注入のエネルギーは、ポケット層１０を
形成する際のイオン注入のエネルギーよりも小さい。ま
た、第２チャネル領域１２を形成する際のイオン注入の
入射角θは、ポケット層１０を形成する際のイオン注入
の入射角θよりも大きくなる。そのため、第２チャネル
領域１２を構成する不純物イオンは、ｐ型ウェル３の深
いところまでは届かず、その不純物濃度分布のピークが
ポケット層１０のそれよりも浅く形成され、第２チャネ
ル領域１２はゲート電極７ｎの端部の第１チャネル領域
５ｂおよびｎ-型半導体領域８の浅い領域のみに影響を
与えるように形成される。また、第２チャネル領域１２
を形成する際のイオン注入量は、ポケット層１０を形成
する際のイオン注入量と比べて少ないので、第２チャネ
ル領域１２はｎ-型半導体領域８より不純物濃度の薄い
ｎ型半導体領域となる。
構成する不純物イオン（たとえばＢ）とは逆の極性を持
つイオン（たとえばＰ）をｐ型ウェル３に対してイオン
注入にて打ち込み、第２チャネル領域（第１半導体領
域）１２を形成する。この第２チャネル領域１２を形成
する際のイオン注入のエネルギーは、ポケット層１０を
形成する際のイオン注入のエネルギーよりも小さい。ま
た、第２チャネル領域１２を形成する際のイオン注入の
入射角θは、ポケット層１０を形成する際のイオン注入
の入射角θよりも大きくなる。そのため、第２チャネル
領域１２を構成する不純物イオンは、ｐ型ウェル３の深
いところまでは届かず、その不純物濃度分布のピークが
ポケット層１０のそれよりも浅く形成され、第２チャネ
ル領域１２はゲート電極７ｎの端部の第１チャネル領域
５ｂおよびｎ-型半導体領域８の浅い領域のみに影響を
与えるように形成される。また、第２チャネル領域１２
を形成する際のイオン注入量は、ポケット層１０を形成
する際のイオン注入量と比べて少ないので、第２チャネ
ル領域１２はｎ-型半導体領域８より不純物濃度の薄い
ｎ型半導体領域となる。
【００２８】また、第２チャネル領域１２を形成する際
のイオン注入は、第１チャネル領域５ａに対してカウン
タードーピングとなるので、ゲート電極７ｎの端部の第
１チャネル領域５ｂのフェルミポテンシャルが真性半導
体に近づく。そのため、ゲート電極７ｎの端部における
キャリア密度が増加する。キャリア密度が増加する領域
はゲート電極７ｎの端部から一定距離の範囲であり、本
実施の形態において、その範囲はゲート電極７ｎの端部
から約０．０３μｍ〜０．０５μｍ程度となる。図８
（ａ）に示すようなキャリア密度が増加する領域に対し
てゲート電極７ｎのゲート長が十分長い場合、ゲート電
極７ｎ全体のキャリア量が大きく、ゲート電極７ｎの端
部におけるキャリア密度の増加の影響がしきい値電圧の
変動という形で現れることはない（図９）。図８（ｂ）
に示すように、ゲート長が短くなるに従い、ゲート電極
７ｎ全体のキャリア量に対してゲート電極７ｎの端部に
おけるキャリア密度の増加量が大きくなるため、ゲート
電極７ｎ全体のキャリア量も増加し、しきい値電圧が低
下する。また、図８（ｃ）に示すように、ゲート長が短
くなり二つの第２チャネル領域１２が重なる場合には、
その第２チャネル領域１２が重なる領域におけるキャリ
ア密度の増加量は、ゲート電極７ｎの端部におけるキャ
リア密度の増加量よりもさらに大きくなる。ところで、
前述したポケット層１０を設けた場合、短チャネル効果
によるしきい値電圧の低下が起こる前に逆短チャネル効
果によるしきい値電圧の上昇が起こる。本実施の形態の
半導体集積回路装置において、ゲート電極７ｎ全体のキ
ャリア量の増加に起因するしきい値電圧の低下は、逆短
チャネル効果によるしきい値電圧の上昇と相殺され、す
なわち、逆短チャネル効果によるしきい値電圧の上昇を
防ぐことが可能になる。これにより、ポケット層１０を
設けることで短チャネル効果によるしきい値電圧の低下
を防ぎ、第２チャネル領域１２を設けることで逆短チャ
ネル効果によるしきい値電圧の上昇を防ぐので、短チャ
ネル効果と逆短チャネル効果とを独立して制御すること
が可能となり、特に、ゲート長が約０．２μｍ以下とな
った場合に効果がある。つまり、半導体基板１上にゲー
ト長の異なるＭＩＳＦＥＴが混在している場合でも、そ
れらＭＩＳＦＥＴのしきい値電圧を揃えることが可能と
なる。また、短チャネル効果と逆短チャネル効果とを独
立して制御することが可能となる結果、ゲート電極７ｎ
の加工のばらつきによる半導体集積回路装置の性能のば
らつきと動作不良の発生率とを低減することができる。
さらに、ゲート長が短くなった場合でも短チャネル効果
および逆短チャネル効果を防ぐことができるので、ゲー
ト電極７ｎを微細に加工することが容易になる。その結
果、半導体集積回路装置の集積度を増大することが可能
となり、半導体集積回路装置の性能を向上することがで
きる。
のイオン注入は、第１チャネル領域５ａに対してカウン
タードーピングとなるので、ゲート電極７ｎの端部の第
１チャネル領域５ｂのフェルミポテンシャルが真性半導
体に近づく。そのため、ゲート電極７ｎの端部における
キャリア密度が増加する。キャリア密度が増加する領域
はゲート電極７ｎの端部から一定距離の範囲であり、本
実施の形態において、その範囲はゲート電極７ｎの端部
から約０．０３μｍ〜０．０５μｍ程度となる。図８
（ａ）に示すようなキャリア密度が増加する領域に対し
てゲート電極７ｎのゲート長が十分長い場合、ゲート電
極７ｎ全体のキャリア量が大きく、ゲート電極７ｎの端
部におけるキャリア密度の増加の影響がしきい値電圧の
変動という形で現れることはない（図９）。図８（ｂ）
に示すように、ゲート長が短くなるに従い、ゲート電極
７ｎ全体のキャリア量に対してゲート電極７ｎの端部に
おけるキャリア密度の増加量が大きくなるため、ゲート
電極７ｎ全体のキャリア量も増加し、しきい値電圧が低
下する。また、図８（ｃ）に示すように、ゲート長が短
くなり二つの第２チャネル領域１２が重なる場合には、
その第２チャネル領域１２が重なる領域におけるキャリ
ア密度の増加量は、ゲート電極７ｎの端部におけるキャ
リア密度の増加量よりもさらに大きくなる。ところで、
前述したポケット層１０を設けた場合、短チャネル効果
によるしきい値電圧の低下が起こる前に逆短チャネル効
果によるしきい値電圧の上昇が起こる。本実施の形態の
半導体集積回路装置において、ゲート電極７ｎ全体のキ
ャリア量の増加に起因するしきい値電圧の低下は、逆短
チャネル効果によるしきい値電圧の上昇と相殺され、す
なわち、逆短チャネル効果によるしきい値電圧の上昇を
防ぐことが可能になる。これにより、ポケット層１０を
設けることで短チャネル効果によるしきい値電圧の低下
を防ぎ、第２チャネル領域１２を設けることで逆短チャ
ネル効果によるしきい値電圧の上昇を防ぐので、短チャ
ネル効果と逆短チャネル効果とを独立して制御すること
が可能となり、特に、ゲート長が約０．２μｍ以下とな
った場合に効果がある。つまり、半導体基板１上にゲー
ト長の異なるＭＩＳＦＥＴが混在している場合でも、そ
れらＭＩＳＦＥＴのしきい値電圧を揃えることが可能と
なる。また、短チャネル効果と逆短チャネル効果とを独
立して制御することが可能となる結果、ゲート電極７ｎ
の加工のばらつきによる半導体集積回路装置の性能のば
らつきと動作不良の発生率とを低減することができる。
さらに、ゲート長が短くなった場合でも短チャネル効果
および逆短チャネル効果を防ぐことができるので、ゲー
ト電極７ｎを微細に加工することが容易になる。その結
果、半導体集積回路装置の集積度を増大することが可能
となり、半導体集積回路装置の性能を向上することがで
きる。
【００２９】また、第２チャネル領域１２を形成するた
めの不純物イオンの注入量は、ゲート電極７ｎ全体のキ
ャリア量の増加に起因するしきい値電圧の低下と逆短チ
ャネル効果によるしきい値電圧の上昇とが相殺されるよ
うに設定し、本実施の形態においては、たとえば不純物
イオンの入射角θを約４５°〜６０°程度、好ましくは
約６０°程度とし、不純物イオン注入のエネルギーを約
３０ｋｅＶ程度として、ゲート電極７ｎに対して４方向
から約３×１０12個／ｃｍ2程度ずつ注入する。同様
に、ｎ型ウェル４を構成する不純物イオン（たとえば
Ｐ）とは逆の極性を持つイオン（たとえばＢ）をｎ型ウ
ェル４に対してイオン注入にて打ち込み、第２チャネル
領域（第１半導体領域）１３を形成する。本実施の形態
においては、ｎチャネル型ＭＩＦＥＴの場合と同様の趣
旨から、第２チャネル領域１３を形成するための不純物
イオン注入は、たとえば不純物イオンの入射角θを約６
０°程度とし、不純物イオン注入のエネルギーを約１０
ｋｅＶ程度として、ゲート電極７ｐに対して４方向から
約３×１０12個／ｃｍ2程度ずつ注入する。
めの不純物イオンの注入量は、ゲート電極７ｎ全体のキ
ャリア量の増加に起因するしきい値電圧の低下と逆短チ
ャネル効果によるしきい値電圧の上昇とが相殺されるよ
うに設定し、本実施の形態においては、たとえば不純物
イオンの入射角θを約４５°〜６０°程度、好ましくは
約６０°程度とし、不純物イオン注入のエネルギーを約
３０ｋｅＶ程度として、ゲート電極７ｎに対して４方向
から約３×１０12個／ｃｍ2程度ずつ注入する。同様
に、ｎ型ウェル４を構成する不純物イオン（たとえば
Ｐ）とは逆の極性を持つイオン（たとえばＢ）をｎ型ウ
ェル４に対してイオン注入にて打ち込み、第２チャネル
領域（第１半導体領域）１３を形成する。本実施の形態
においては、ｎチャネル型ＭＩＦＥＴの場合と同様の趣
旨から、第２チャネル領域１３を形成するための不純物
イオン注入は、たとえば不純物イオンの入射角θを約６
０°程度とし、不純物イオン注入のエネルギーを約１０
ｋｅＶ程度として、ゲート電極７ｐに対して４方向から
約３×１０12個／ｃｍ2程度ずつ注入する。
【００３０】次に、図１０に示すように、半導体基板１
（図１０中では省略）上に膜厚１００ｎｍ程度の酸化シ
リコン膜をＣＶＤ法で堆積し、反応性イオンエッチング
（ＲＩＥ）法を用いてこの酸化シリコン膜を異方性エッ
チングすることにより、ｎチャネル型ＭＩＳＦＥＴＱｎ
のゲート電極７ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
のゲート電極７ｐのそれぞれの側壁にサイドウォールス
ペーサ１４を形成する。
（図１０中では省略）上に膜厚１００ｎｍ程度の酸化シ
リコン膜をＣＶＤ法で堆積し、反応性イオンエッチング
（ＲＩＥ）法を用いてこの酸化シリコン膜を異方性エッ
チングすることにより、ｎチャネル型ＭＩＳＦＥＴＱｎ
のゲート電極７ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
のゲート電極７ｐのそれぞれの側壁にサイドウォールス
ペーサ１４を形成する。
【００３１】次に、図１１に示すように、ｐ型ウエル３
にｎ型不純物、たとえばＡｓをイオン注入してｎチャネ
ル型ＭＩＳＦＥＴのｎ+型半導体領域１５（ソース、ド
レイン）を形成し、ｎ型ウエル４にｐ型不純物、たとえ
ばＢＦ2をイオン注入してｐチャネル型ＭＩＳＦＥＴの
ｐ+型半導体領域１６（ソース、ドレイン）を形成す
る。この時、ｐ型ウエル３へのｎ型不純物のイオン注入
は、約２×１０15個／ｃｍ2程度のｎ型不純物を、不純
物イオン注入のエネルギーを約４０ｋｅＶ程度として行
う。また、ｎ型ウエル４へのｐ型不純物のイオン注入
は、約２×１０15個／ｃｍ2程度のｐ型不純物を、不純
物イオン注入のエネルギーを約２５ｋｅＶ程度として行
う。これにより、ｎチャネル型ＭＩＳＦＥＴおよびｐチ
ャネル型ＭＩＳＦＥＴのそれぞれにＬＤＤ（Lightly Do
ped Drain）構造のソース、ドレイン領域が形成され、
ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩ
ＳＦＥＴＱｐが完成する。
にｎ型不純物、たとえばＡｓをイオン注入してｎチャネ
ル型ＭＩＳＦＥＴのｎ+型半導体領域１５（ソース、ド
レイン）を形成し、ｎ型ウエル４にｐ型不純物、たとえ
ばＢＦ2をイオン注入してｐチャネル型ＭＩＳＦＥＴの
ｐ+型半導体領域１６（ソース、ドレイン）を形成す
る。この時、ｐ型ウエル３へのｎ型不純物のイオン注入
は、約２×１０15個／ｃｍ2程度のｎ型不純物を、不純
物イオン注入のエネルギーを約４０ｋｅＶ程度として行
う。また、ｎ型ウエル４へのｐ型不純物のイオン注入
は、約２×１０15個／ｃｍ2程度のｐ型不純物を、不純
物イオン注入のエネルギーを約２５ｋｅＶ程度として行
う。これにより、ｎチャネル型ＭＩＳＦＥＴおよびｐチ
ャネル型ＭＩＳＦＥＴのそれぞれにＬＤＤ（Lightly Do
ped Drain）構造のソース、ドレイン領域が形成され、
ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩ
ＳＦＥＴＱｐが完成する。
【００３２】次に、図１２に示すように、スパッタリン
グ法を用いて半導体基板１の全面にチタン膜を堆積す
る。続いて、半導体基板１を窒素ガス雰囲気中におい
て、６５０〜７００℃程度の温度でアニールすることに
より、ゲート電極７ｎおよび７ｐとチタン膜との界面、
およびソース、ドレイン領域（ｎ+半導体領域１５、ｐ+
半導体領域１６）と前記チタン膜との界面にシリサイド
化反応を生じさせてチタンシリサイド膜１７を形成す
る。なお、図１２以降の図中において、第１チャネル領
域５ａおよび５ｂ、ポケット層１０および１１、第２チ
ャネル領域１２および１３の図示は省略する。
グ法を用いて半導体基板１の全面にチタン膜を堆積す
る。続いて、半導体基板１を窒素ガス雰囲気中におい
て、６５０〜７００℃程度の温度でアニールすることに
より、ゲート電極７ｎおよび７ｐとチタン膜との界面、
およびソース、ドレイン領域（ｎ+半導体領域１５、ｐ+
半導体領域１６）と前記チタン膜との界面にシリサイド
化反応を生じさせてチタンシリサイド膜１７を形成す
る。なお、図１２以降の図中において、第１チャネル領
域５ａおよび５ｂ、ポケット層１０および１１、第２チ
ャネル領域１２および１３の図示は省略する。
【００３３】次に、図１３に示すように、半導体基板１
上にＣＶＤ法で酸化シリコン膜を堆積し、ＣＭＰ法を用
いてその表面を平坦化することにより絶縁膜１８を形成
する。さらに、絶縁膜１８にフォトリソグラフィ技術を
用いて接続孔１９を開孔する。
上にＣＶＤ法で酸化シリコン膜を堆積し、ＣＭＰ法を用
いてその表面を平坦化することにより絶縁膜１８を形成
する。さらに、絶縁膜１８にフォトリソグラフィ技術を
用いて接続孔１９を開孔する。
【００３４】続いて、接続孔１９の内部を含む絶縁膜１
８の表面をスパッタエッチングし、接続孔１９の内部を
含む絶縁膜１８の表面の表面に形成された自然酸化膜を
除去する。このスパッタエッチングにより、後の工程に
おいて接続孔１９の内部に形成されるプラグ２２と、接
続孔１９の底部のチタンシリサイド膜１７との間の電気
的抵抗が低減される。
８の表面をスパッタエッチングし、接続孔１９の内部を
含む絶縁膜１８の表面の表面に形成された自然酸化膜を
除去する。このスパッタエッチングにより、後の工程に
おいて接続孔１９の内部に形成されるプラグ２２と、接
続孔１９の底部のチタンシリサイド膜１７との間の電気
的抵抗が低減される。
【００３５】続いて、接続孔１９の内部を含む絶縁膜１
８の表面に、膜厚が約５０ｎｍ程度の、たとえば窒化チ
タンなどのバリア導体膜２０をスパッタリング法にて堆
積する。続けて、バリア導体膜２０の表面に接続孔１９
の内部を埋め込む、たとえばタングステンなどの導電性
膜２１をＣＶＤ法にて堆積する。さらに続けて、接続孔
１９以外の絶縁膜１８上のバリア導体膜２０および導電
性膜２１を、たとえばＣＭＰ法により除去しプラグ２２
を形成する。
８の表面に、膜厚が約５０ｎｍ程度の、たとえば窒化チ
タンなどのバリア導体膜２０をスパッタリング法にて堆
積する。続けて、バリア導体膜２０の表面に接続孔１９
の内部を埋め込む、たとえばタングステンなどの導電性
膜２１をＣＶＤ法にて堆積する。さらに続けて、接続孔
１９以外の絶縁膜１８上のバリア導体膜２０および導電
性膜２１を、たとえばＣＭＰ法により除去しプラグ２２
を形成する。
【００３６】次に、図１４に示すように、半導体基板１
の全面に、たとえば窒化チタンなどの導電性膜２３をス
パッタリング法にて堆積する。この導電性膜２３は、後
述する導電性膜２４を構成する原子がエレクトロマイグ
レーション等によりプラグ２２へ拡散することを防ぎ、
断線不良を防止する機能を有する。続けて、導電性膜２
３の表面に、たとえばアルミニウムなどの導電性膜２４
を堆積する。さらに続けて、その導電性膜２４の表面
に、たとえば窒化チタンなどの導電性膜２５を堆積す
る。この導電性膜２５は、導電性膜２３、２４および２
５をフォトリソグラフィ工程によりパターニングする際
に、光の乱反射を防ぐ機能を有する。導電性膜２４およ
び２５の堆積は、スパッタリング法にて行う。
の全面に、たとえば窒化チタンなどの導電性膜２３をス
パッタリング法にて堆積する。この導電性膜２３は、後
述する導電性膜２４を構成する原子がエレクトロマイグ
レーション等によりプラグ２２へ拡散することを防ぎ、
断線不良を防止する機能を有する。続けて、導電性膜２
３の表面に、たとえばアルミニウムなどの導電性膜２４
を堆積する。さらに続けて、その導電性膜２４の表面
に、たとえば窒化チタンなどの導電性膜２５を堆積す
る。この導電性膜２５は、導電性膜２３、２４および２
５をフォトリソグラフィ工程によりパターニングする際
に、光の乱反射を防ぐ機能を有する。導電性膜２４およ
び２５の堆積は、スパッタリング法にて行う。
【００３７】続いて、導電性膜２３、２４および２５を
ドライエッチング技術を用いて加工し、配線２６を形成
し、本実施の形態の半導体集積回路装置を製造する。な
お、図１３〜図１４を用いて説明した工程と同様の工程
により、配線２６の上部にさらに多層に配線を形成して
もよい。
ドライエッチング技術を用いて加工し、配線２６を形成
し、本実施の形態の半導体集積回路装置を製造する。な
お、図１３〜図１４を用いて説明した工程と同様の工程
により、配線２６の上部にさらに多層に配線を形成して
もよい。
【００３８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００３９】本発明は、ＣＭＯＳへの適用に限られず、
メモリなどへの適用も可能である。
メモリなどへの適用も可能である。
【００４０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）本発明によれば、短チャネル効果によるしきい値
電圧の低下および逆短チャネル効果によるしきい値電圧
の上昇を独立して制御することにより、半導体集積回路
装置の性能のばらつきと動作不良とを低減することがで
きる。 （２）本発明によれば、ゲート長が短くなった場合でも
短チャネル効果および逆短チャネル効果を防ぎ、ゲート
電極の微細加工を容易にすることができる。 （３）本発明によれば、ゲート電極の微細加工が容易に
できるので、半導体集積回路装置の集積度を増大し、半
導体集積回路装置の性能を向上することが可能になる。
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）本発明によれば、短チャネル効果によるしきい値
電圧の低下および逆短チャネル効果によるしきい値電圧
の上昇を独立して制御することにより、半導体集積回路
装置の性能のばらつきと動作不良とを低減することがで
きる。 （２）本発明によれば、ゲート長が短くなった場合でも
短チャネル効果および逆短チャネル効果を防ぎ、ゲート
電極の微細加工を容易にすることができる。 （３）本発明によれば、ゲート電極の微細加工が容易に
できるので、半導体集積回路装置の集積度を増大し、半
導体集積回路装置の性能を向上することが可能になる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法を示した要部断面図である。
置の製造方法を示した要部断面図である。
【図２】図１に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図３】図２に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図４】図３に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図５】図４に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図６】ポケット層形成のためのイオン注入方向を説明
する要部平面図である。
する要部平面図である。
【図７】図５に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図８】各種ゲート長におけるチャネル領域を説明する
要部断面図である。
要部断面図である。
【図９】ＭＩＳＦＥＴのゲート長としきい値電圧との関
係を説明するグラフである。
係を説明するグラフである。
【図１０】図７に続く半導体集積回路装置の製造工程中
の要部断面図である。
の要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図１３】図１２に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
１ 半導体基板 ２ フィールド酸化膜 ３ ｐ型ウェル ４ ｎ型ウェル ５ａ 第１チャネル領域 ５ｂ 第１チャネル領域 ６ ゲート絶縁膜 ７ｎ ゲート電極 ７ｐ ゲート電極 ８ ｎ-型半導体領域 ９ ｐ-型半導体領域 １０ ポケット層 １１ ポケット層 １２ 第２チャネル領域（第１半導体領域） １３ 第２チャネル領域（第１半導体領域） １４ サイドウォールスペーサ １５ ｎ+型半導体領域 １６ ｐ+型半導体領域 １７ チタンシリサイド膜 １８ 絶縁膜 １９ 接続孔 ２０ バリア導体膜 ２１ 導電性膜 ２２ プラグ ２３ 導電性膜 ２４ 導電性膜 ２５ 導電性膜 １００ 不純物イオン注入方向 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Claims (1)
- 【請求項１】 半導体基板の主面にポケット層を有する
ＭＩＳＦＥＴが形成された半導体集積回路装置であっ
て、前記ＭＩＳＦＥＴの第１導電型のウェルには高不純
物濃度の第２導電型の半導体領域と低不純物濃度の第２
導電型の半導体領域とからなるＬＤＤ構造のソース領域
およびドレイン領域が形成され、前記低不純物濃度の半
導体領域の下部の前記ウェルには高不純物濃度の第１導
電型のポケット層が形成され、前記低不純物濃度の半導
体領域の内側の前記ウェルには前記低不純物濃度の第２
導電型の半導体領域より不純物濃度の低い第２導電型の
第１半導体領域が形成されることを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000066745A JP2001257343A (ja) | 2000-03-10 | 2000-03-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000066745A JP2001257343A (ja) | 2000-03-10 | 2000-03-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001257343A true JP2001257343A (ja) | 2001-09-21 |
Family
ID=18586053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000066745A Pending JP2001257343A (ja) | 2000-03-10 | 2000-03-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001257343A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010157759A (ja) * | 2001-09-28 | 2010-07-15 | Agere Systems Guardian Corp | 所望のドーパント濃度を実現するためのイオン注入法 |
| CN101819948A (zh) * | 2010-03-30 | 2010-09-01 | 杭州电子科技大学 | 纵向沟道soi ldmos的cmos vlsi集成制作方法 |
-
2000
- 2000-03-10 JP JP2000066745A patent/JP2001257343A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010157759A (ja) * | 2001-09-28 | 2010-07-15 | Agere Systems Guardian Corp | 所望のドーパント濃度を実現するためのイオン注入法 |
| CN101819948A (zh) * | 2010-03-30 | 2010-09-01 | 杭州电子科技大学 | 纵向沟道soi ldmos的cmos vlsi集成制作方法 |
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