JP2007049182A - Ｍｏｓｆｅｔデバイスのシステムおよび方法 - Google Patents

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Abstract

【課題】ＭＩＳＦＥＥＤデバイスシステムおよびそれを製造する方法を開示する。
【解決手段】本発明は、ＭＩＳＦＥＥＤデバイス構造のコンテクスト内でソース接続および／またはドレイン接続のためにショットキーバリア接触（３０１、３０２）を利用して、短チャネル効果を制御するためにハロー／ポケット注入および浅いソース／ドレイン拡張部の必要性を除去する。付け加えると、本発明は、ＭＩＳＦＥＥＤ製造と関連した寄生バイポーラ利得を無条件に除去し、製造コストを減らし、デバイス性能パラメータを厳密に制御し、従来技術と比較して優れたデバイス特性を提供する。
【選択図】図３

Description

（発明の分野）
本発明は、概して、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の分野に関し、集積回路（ＩＣ）に関連するＭＯＳＦＥＴデバイスの製造に対して特有のアプリケーションを有する。
（発明の背景）
１９４０年代後半のトランジスタの発明以来、マイクロ電子の分野における進歩はめざましい。現在の技術は、おおよそ１０ｍｍ四方の１つのシリコンの片面上に１億個以上の素子を有する集積回路（ＩＣ）のように費用効率が高い製造を可能にする。１０億個のトランジスタＩＣは、数年以内に市販されるであろう。１個のＩＣにつき、さらに低い費用でより高い機能性および性能に対する要求にはいくつかの傾向がある。
第１に、機能性は、ＩＣトランジスタの数を多くさせる。第２に、より高密度を実現し、極めて重要なことにＩＣトランジスタの性能を向上するためにトランジスタのサイズそのものが小さくなっている。性能に関する限りでは、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ、現在の主要なトランジスタ技術）のキーとなるパラメータは、チャネル長である。チャネル長（Ｌ）は、電荷キャリアがデバイスを通り抜けるために移動しなければならない距離であり、この長さを短くするということは、同時に、駆動電流をより高くし、寄生レジスタンスおよびキャパシタンスを減少させ、高周波の性能を向上させることを意味する。共通の良度指数は、電力と遅延との積であり、このトランジスタ性能の一般化された基準は、チャネル長の逆数の３乗（１／Ｌ３）として改良される。このことによって、製造能力が許す限りチャネル長を減少させなければならないとＩＣ製造業者を途方もなく駆り立てることが説明される。
デジタルアプリケーションに関して、ＭＯＳトランジスタは、スイッチのように振舞う。ＯＮの場合、ＭＯＳトランジスタは、比較的大きい電流量で駆動し、ＯＦＦの場合、ＭＯＳトランジスタは、特定のリーク電流量によって特徴付けられる。チャネル長が減少するにつれて、駆動電流は増加する。このことは、上述した回路性能に対して役に立つ。しかし、リーク電流も同様に増加する。リークしやすいトランジスタは、静止状態の電力損失（休止中にＩＣによって損失される電力）の原因となり、極端な場合においては、アクティブ動作中のバイナリ情報の転送に影響し得る。従って、デバイス設計者には、チャネル長が減少するにつれて、リーク電流を低くするもっともな理由がある。
ＭＯＳトランジスタのリーク電流は、従来より、デバイスのチャネル領域中に制御された不純物（ドーパント）量を導入し、ソース／ドレインの横方向および縦方向にドーピングを拡散させることによって制御される。これらのアプローチは、ＭＯＳトランジスタ内のポテンシャルバリアを強化するために効果的であり、従って、リーク電流は減少するけれども、このアプローチはまた、低下した駆動電流および増加した寄生キャパシタンス（まさにチャネル長の減少によって向上することになる項目）の一因になり得る。その上、製造プロセスにおいて、チャネルおよびソース／ドレインに合わせたドーパントがどの程度正確に導入されるかに依存して、製造費用は、大きく作用され得る。従来のＭＯＳトランジスタの設計および構造を考えた場合、駆動電流と、リーク電流と、寄生キャパシタンスおよびレジスタンスと、製造の複雑性／費用との間のトレードオフには制限された解決法しかない。
本発明は、これらの競合する要件間に新しい関係を提供し、従来の（不純物をドープした）ＭＯＳ構造では達成できない特性を有するＭＯＳデバイスを可能にする。ソースおよびドレイン、ならびに均一に注入された１つのチャネルドーパントのプロフィールに金属を使用することによって、寄生キャパシタンスの減少、これらの特性（特にチャネル長が減少する場合）における統計的な変化の減少、および、製造費用および製造の複雑性の低減に関して、デバイスの特性を改善する。
（従来技術の説明）
（ドーピングプロフィール）
ＭＯＳトランジスタの以前の世代は、ドレイン・ソース間のリーク電流を制御するために、側方に均一で、垂直方向に不均一なチャネルドーピングプロフィールに依存する。ＩＥＥＥ ＳＰＥＣＴＲＵＭの２５〜２９ページに記載のＹｕａｎ Ｔａｕｒ著「Ｔｈｅ Ｉｎｃｒｅｄｉｂｌｅ Ｓｈｒｉｎｋｉｎｇ Ｔｒａｎｓｉｓｔｏｒ」（ｗｗｗ．ｓｐｅｃｔｒｕｍ．ｉｅｅｅ．ｏｒｇ、ＩＳＳＮ ００１８−９２３５、１９９９年７月）を参照されたい。図１に例示的な長いチャネルを有する従来のＭＯＳデバイス（１００）を示す。従来のＭＯＳデバイス（１００）は、不純物をドープしたソース（１０１）と、不純物をドープしたドレイン（１０２）と、従来のＭＯＳタイプのゲートスタック（１０３）と、ソース・ドレイン間のリーク電流の制御を補助するための基板の側方に均一なチャネルドーピングプロフィール（１０４）とを含む。デバイスは、酸化物領域（１０５）を介して互いに電気的に分離される。このようなチャネルドーパントプロフィールは、約２００ナノメートル（ｎｍ）までのチャネル長を有するデバイスに共通する。
しかしながら、１００ｎｍレジームまでデバイスのチャネル長が減少されると、横方向および垂直方向の両方ともに不均一であるチャネルドーピングプロフィールが必要となることを、上記文献は教示している。図２を参照すると、例示の短チャネルＭＯＳデバイス（２００）は、長チャネルのＭＯＳデバイス（１００）と同様のいくつかの要素を有する。この構成は、従来の不純物ドープされたソース（２０１）および不純物ドープされたドレイン（２０２）、ならびに、従来のＭＯＳゲートスタック（２０３）（幅＜〜１００ｎｍ、これはチャネル長Ｌに相当する）を含む。この構成は、ソース（２０８）電極およびドレイン（２０９）電極に対して不純物を浅くドープした拡張部分をさらに含む。この拡張部分は、ドレイン（２０６）のポケットドーピングおよびソース（２０７）のポケットドーピング、ならびに、従来のチャネルドーピング（２０４）と共に使用され、ソース・ドレイン間のリーク電流を制御する。ソース電極（２０１）およびドレイン電極（２０２）、ならびに、これらのそれぞれの拡張部分（２０８）（２０９）（上記のうち４つ全ての組み合わせは、調整されたソース／ドレインのドーピングプロフィールを含む）は、いずれも同じドーピング極性（Ｎ型またはＰ型のいずれか）であり、チャネル（２０４）、および、ポケットドーピング要素（２０６）（２０７）と逆の極性である。この場合も同様に、酸化物領域（２０５）は、互いにデバイスを電気的に分離する。
「２５ｎｍ ＣＭＯＳ Ｄｅｓｉｇｎ Ｃｏｎｓｉｄｅｒａｔｉｏｎｓ」（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔの７８９ページ、１９９８年）という題の論文において、Ｙｕａｎ Ｔａｕｒは、
“スーパーハロー（ｓｕｐｅｒ−ｈａｌｏ）と呼ばれる最適化された垂直方向および側方に不均一なドーピングプロフィールは、短チャネル効果を制御するために必要とされる。”
と、記載している。類似する記述が、ＩＥＥＥ Ｓｐｅｃｔｒｕｍ ｍａｇａｚｉｎｅでなされている。
“１００〜１３０ｎｍのリソグラフィ世代において、垂直方向および側方の両方に不均一（Ｓｕｐｅｒ−Ｈａｌｏ）な最適に調整されたプロフィールが、（短チャネル効果を）制御するために必要とされる。”
ＩＥＥＥ ＳＰＥＣＴＲＵＭの２３〜２４ページに記載のＬｉｎｄａ Ｇｅｐｐｅｒｔ著「Ｔｈｅ １００−Ｍｉｌｌｉｏｎ Ｔｒａｎｓｉｓｔｏｒ ＩＣ」（ｗｗｗ．ｓｐｒｃｔｕｍ．ｉｅｅｅ．ｏｒｇ、ＩＳＳＮ ００１８−９２３５、１９９９年７月）を参照されたい。
さらに、事実上、２００ｎｍ未満のチャネル長のデバイス設計を論じる全ての従来技術は、横方向および垂直方向の両方に極めて不均一であるチャネルドーピングプロフィールが、ドレイン・ソース間のリーク電流を適切に制御するために必要とされることを述べているか、または、暗に意味している。例えば、Ｈａｒｇｒｏｖｅの論文「Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ｓｕｂ ０．０８μｍ
ＣＭＯＳ ｗｉｔｈ Ｄｕａｌ Ｇａｔｅ Ｏｘｉｄｅ ａｎｄ ９．７ｐｓ
Ｉｎｖｅｒｔｅｒ Ｄｅｌａｙ」（ＩＥＤＭ、６２７ページ、１９９８年）においてＨａｒｇｒｏｖｅは、
“最適なデバイス性能に達するためには、浅い接合によって結合された強いハロー（ｈａｌｏ）が必要とされる。”
と述べている。従来技術は、側方に不均一なチャネルドーパントおよび浅いソース／ドレインの拡張部分の形式で、側方および垂直方向に不均一なドーピングプロフィールが、短チャネル効果の適切な制御に必要とされるという記載において実質的に一致している。
（ポケット／ハロー注入）
側方に不均一なチャネルドーピングプロフィールは、ゲート電極が規定され、所定の位置に配置された後、ほとんど排他的に導入される。ゲートが注入マスクの役目をすると共に、すでに基板にあるドーパントと同じタイプのドーパントは、イオン注入を経てゲート電極の端に近接したチャネル領域中に導入される。前述のように、これを、「ポケット」注入または「ハロー」注入と呼ぶ場合が多い。ＩＥＥＥ ＳＰＥＣＴＲＵＭの２８ページ記載のＹｕａｎ Ｔａｕｒ著「Ｔｈｅ Ｉｎｃｒｅｄｉｂｌｅ Ｓｈｒｉｎｋｉｎｇ Ｔｒａｎｓｉｓｔｏｒ」（ｗｗｗ．ｓｐｅｃｔｒｕｍ．ｉｅｅｅ．ｏｒｇ、ＩＳＳＮ ００１８−９２３５、１９９９年７月）を参照されたい。
ソースおよびドレイン間の静電気ポテンシャルバリアの補強（従って、リーク電流の減少）に効果的であるように、ハロー／ポケット注入は、浅いソース／ドレインの拡張部分（前述の調整されたソース／ドレインドーピングプロフィール）とともに、製造プロセスを複雑にする。少なくとも２つの追加のリソグラフィの工程および関連した洗浄、注入、測定等の工程では、これらの処理工程をインプリメントすることが必要とされる。生産のプロセスにおいて、リソグラフィが最も高価な処理モジュールの（１番でない場合）１つであり、これが製造コストを大きく増加させる。ハローの注入、ポケットの注入、および、浅いソース／ドレインの拡張部分はまた、寄生キャパシタンス、および、統計的な確率変化をデバイスの電気的特性に加え得る。
短チャネルショットキーＭＯＳデバイスのチャネルドーピングプロフィールは、従来技術では極めて限られた関心を引くのみであった。Ｊ．Ｒ．Ｔｕｃｋｅｒは、極短チャネルＳＢＭＯＳデバイスで行われたシミュレーションについて議論し、
“（リーク）電流を抑制するためには、半導体チャネル領域の何らかのドーピングが必要である。”
と、言及しているにすぎない。ＳＳＤＭ １９９４年の３２２〜３２４ページに記載のＪ．Ｒ．Ｔｕｃｋｅｒ、Ｃ．Ｗａｎｇ、Ｊ．Ｗ．Ｌｙｄｉｎｇ、Ｔ．Ｃ．Ｓｈｅｎ、Ｇ．Ｃ．Ａｂｅｌｎ著「Ｎａｎｏｍｅｔｅｒ Ｓｃａｌｅ ＭＯＳＦＥＴｓ ａｎｄ ＳＴＭ Ｐａｔｔｅｒｎｉｎｇ ｏｎ Ｓｉ」と、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ（Ｖｏｌ．６５，Ｎｏ．５、６１８〜６２０ページ、１９９４年８月１日）に記載のＪ．Ｒ．Ｔｕｃｋｅｒ、Ｃ．Ｗａｎｇ、Ｐ．Ｓ．Ｃａｒｎｅｙ著「Ｓｉｌｉｃｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ Ｂａｓｅｄ ｏｎ Ｑｕａｎｔｕｍ Ｔｕｎｎｅｌｉｎｇ」とを参照されたい。チャネルドーピングを導入して、ソース・ドレイン間のリーク電流を抑制し得る様態について、Ｔｕｃｋｅｒが議論していないということに注目することが重要である。
Ｑ．Ｔ．Ｚｈａｏは、リーク電流を制御するためにチャネルドーピングの問題にはっきりと取り組んだ次の著者である。彼のアプローチ（かなり高レベル（１０１７／ｃｍ３）までの基板の均一なドーピング）は、短チャネルデバイスの場合には不適当であることが周知である。彼は、リーク電流の減少に成功したけれども、ソース／ドレインと基板との間でキャパシタンスが増加することを犠牲にしている。ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ（Ｖｏｌ．７４、Ｎｏ．３、４５４ページ、１９９９年１月１８日）に記載のＱ．Ｔ．Ｚｈａｏ、Ｆ．Ｋｌｉｎｋｈａｍｍｅｒ、Ｍ．Ｄｏｌｌｅ、Ｌ．Ｋａｐｐｉｕｓ、Ｓ．Ｍａｎｔｌ著「Ｎａｎｏｍｅｔｅｒ ｐａｔｔｅｒｎｉｎｇ ｏｆ ｅｐｉｔａｘｉａｌ ＣｏＳｉ２／Ｓｉ（１００） ｆｏｒ ｕｌｔｒａｓｈｏｒｔ ｃｈａｎｎｅｌ Ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ」を参照されたい。
Ｗ．Ｓａｉｔｏｈは、ＳＯＩ基板上に形成されたデバイスについて報告しているが、このコンテクストでは基板のドーピングに関して議論していない。ＣＡ、Ｓａｎｔａ Ｂａｒｂａｒａ、１９９９年６月２８〜３０日に開催されたＤｅｖｉｃｅ Ｒｅｓｅａｒｃｈ ＣｏｎｆｅｒｅｎｃｅのＰａｐｅｒＩＩ．Ａ．６、３０ページに記載のＷ．Ｓａｉｔｏｈ、Ｓ．Ｙａｍａｇａｍｉ、Ａ．Ｉｔｏｈ、Ｍ．Ａｓａｄａによって報告された「３５ｎｍ ｍｅｔａｌ ｇａｔｅ ＳＯＩ−Ｐ−ＭＯＳＦＥＴｓ ｗｉｔｈ ＰｔＳｉ Ｓｃｈｏｔｔｋｙ ｓｏｕｒｃｅ／ｄｒａｉｎ」を参照されたい。
Ｃ．Ｗａｎｇは、リーク電流を制御するために“アクティブ領域の下に完全に空乏化したドーパント層”、および、“完全に空乏化したドーパントの薄い表面下層に前もって注入すること”の使用について述べているが、Ｃ．Ｗａｎｇは、側方の均一性について記載していないし、ドーピングプロフィールの側方の均一性に欠けることも記載していないし、「層」の生成を行う方法についても記載していない。ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ（Ｖｏｌ．７４、Ｎｏ．８、１１７４ページ、１９９９年２月２２日）に記載のＣ．Ｗａｎｇ、Ｊｏｈｎ Ｐ．Ｓｎｙｄｅｒ、Ｊ．Ｒ．Ｔｕｃｋｅｒ著の「Ｓｕｂ−４０ｎｍ ＰｔＳｉ Ｓｈｏｔｔｋｙ ｓｏｕｒｃｅ／ｄｒａｉｎ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ−ｔｒａｎｓｉｓｔｏｒｓ」と、Ａｎｎｕａｌ Ｄｅｖｉｃｅ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ Ｄｉｇｅｓｔ（７２〜７３ページ、１９９８年）に記載のＣ．Ｗａｎｇ、Ｊｏｈｎ Ｐ．Ｓｎｙｄｅｒ、Ｊ．Ｒ．Ｔｕｃｋｅｒ著の「Ｓｕｂ−５０ｎｍ
ＰｔＳｉ Ｓｃｈｏｔｔｋｙ ｓｏｕｒｃｅ／ｄｒａｉｎ Ｐ−ＭＯＳＦＥＴｓ」とを参照されたい。
（要旨）
従来の短チャネルＭＯＳトランジスタの基板のドーピングプロフィールに関する文献、および、短チャネルショットキーＭＯＳデバイスのチャネルドーピングプロフィールに関する十分でない業績を考えれば、提案された発明は、現在の最先端技術に比べて多くの利点を有し、新規で、かつ、非自明なアプローチを提供する。
（発明の目的）
従って、本発明の目的は、（特に）従来技術の欠点を克服することであり、次の目的の１つ以上を目的とする。
１．現在の製造技術よりも低コスト、より高い性能およびより良い耐性の短チャネル長を有するＭＯＳＦＥＴを製造できるシステムおよび方法を提供すること。２．集積されたＭＯＳＦＥＴにおいて寄生バイポーラオペレーションを減少し、ラッチアップおよび他の異常な挙動の可能性を低くすること。
３．ある環境において高い放射線硬度を有するＭＯＳＦＥＴデバイスを提供すること。
上記の目的は、本発明の教示を制限するものと理解されるべきでないが、概して、これらの目的は、次のセクションで議論される開示される発明によって達成される。
（発明の簡単な要旨）
（概要）
図３を参照すると、本発明の例示の実施形態（３００）は、従来のＭＯＳゲートスタック（３０３）（シリコン基板上の二酸化シリコン上にあるゲート電極）、金属ソース（３０１）電極および／または金属ドレイン（３０２）電極、および、横方向にはなくて、垂直方向に大幅に変化するチャネルドーパント（３０４）から単に構成される。酸化物領域（３０５）は、デバイスを互いに電気的に分離する。
対応する金属のソース／ドレイン（３０１、３０２）およびシリコン基板（３０６）の界面に沿って存在するショットキー（またはショットキーのような）バリア（３０７、３０８）は、固有なポケット注入、または、固有なハロー注入として振る舞い、さらなる寄生キャパシタンスを有することなくそのように振る舞う。また、このことによって金属ソース／ドレインが性質上浅くて高い導電性を有するので、浅いソース／ドレインの拡張部分の必要性がなくなる。従って、製造の複雑性における飛躍的な減少は、ハロー／ポケット注入およびソース／ドレインの拡張部分を同時になくすことによって成し遂げられる。これらのことはまた、従来より構成されるチャネルＭＯＳデバイスを超える主要な利点である。
ショットキーバリアの微小に急峻な性質、および、ショットキーバリアの非常に一貫性のある繰り返し可能な大きさに起因して、従来のＭＯＳデバイスに固有である統計的な変化の二つの原因は、実質的になくなる。従来のデバイスにおけるイオン注入を介したドーパントの導入の統計的な確率性によって、ある場合では大きく変化したり、多量にドーパントが注入されたりする。このことは、ハロー／ポケットのドーパントおよびソース／ドレインのドーパントの両方に関して当てはまる。この結果、デバイスパラメータ（例えば、チャネル長（Ｌ）、駆動電流、および、リーク電流）は、ある一定の確率変化になる。これらの変化は、回路設計をより困難にし、性能の仕様に合わないＩＣによる歩留り損失を経て製造のコストに起因する。この問題は、デバイス１個当たりの実効シリコン量がより小さいために、チャネル長が減少するにつれて、より深刻になり、そしてその結果、統計的変化を取り除くために平均しにくくなる。
（従来の不純物ドープされたソース／ドレインに取って代わる）金属ソース／ドレインは、（位置および大きさがチャネル長と無関係である）シリコン基板（３０６）を有する自然的で、とても一貫した、微小に急峻なショットキーバリア（３０７、３０８）を有するため、および、このバリアが、基本的にハロー／ポケット注入（これらの注入が不必要になる）の役目を果たすため、ソース／ドレイン注入とハロー／ポケット注入との間に、原子がランダムに配置するため、統計的変化は、基本的になくなる。この事実が当てはまり、チャネル長が減少する場合も、当てはまる。
金属ソース／ドレインＭＯＳアーキテクチャの他の利点は、寄生バイポーラ利得の無条件の削除である。寄生バイポーラ利得は、ソース／ドレインおよび基板領域に対して反対のドーピングタイプを使用する場合の直接的な結果であり、ラッチアップおよび他の有害な影響を引き起こし得る。ソース／ドレイン電極が金属で構成されると、この寄生利得はなくなる。このことは、（多くのうちとりわけ）高放射環境の場合に金属ソース／ドレインアーキテクチャを理想的なものとする。
（一般的な利点）
本発明は、典型的に、従来技術と比較して以下の利点を提供する。
１．製造の複雑性の減少。ポケット／ハロー注入および浅いソース／ドレイン拡張部分は必要とされない。
２．ポケット／ハロー注入の欠如のためのキャパシタンスの減少。
３．ポケット／ハロー注入およびソース／ドレイン拡張部分の欠如、および、ソースおよびドレイン用の金属の使用によるデバイスの電気特性の確率／統計的な変化の減少。
４．寄生バイポーラ利得および関連したラッチアップの無条件な削除。
５．従来のＭＯＳ構造と比較して、放射硬度の増加。上述の利点のリストは、本発明の範囲を制限するものと解釈されるべきではない。しかし、当業者は、潜在的に利用できる一般的な利点の上述のリストを考慮すれば、本発明の適用の機会の多さを認識する。
本発明により提供された利点を十分に理解するために、添付された図面を参照して、以下に発明の詳細な説明を説明する。
（本発明の好適な例示の実施形態による説明）
（例示の実施形態）
本発明は、多くの異なる形式の実施形態に対して影響を受けやすい一方で、本発明の開示が本発明の原理の例示として考えられるべきであることを理解すると共に図示され、本発明の詳細な好適な実施形態において本明細書中に記述され、図示された実施形態に対する本発明の広範な局面を限定することを意図としていない。
本出願の多数の斬新的な教示は、本発明の好適な実施形態を特に参照して記載される。ここで、これらの斬新的な教示は、ＭＯＳＦＥＴ ＤＥＶＩＣＥ ＳＹＳＴＥＭ ＡＮＤ ＭＥＴＨＯＤの特定の問題に有利に適用される。しかし、この斬新的な教示は、これらの実施形態が本明細書中の斬新的な教示の多くの有利な使用の例に過ぎないということを理解されるべきである。概して、本出願の明細書中でなされた記述は、種々の特許請求された発明のいずれをも限定する必要性はない。さらに、いくつかの斬新的な特徴に適用し得る記載もあるが、適用し得ない記載もある。概して、他に言及していなければ、各自の要素は複数であってもよく、一般性の欠如を有して逆もまた同様である。
（定義）
本明細書における全体の議論に渡って次の定義が利用される。
（限定しないシステムブロック／手順の工程）
本発明は、例示のシステムブロックダイアグラムおよび手順のフローチャートに関して適切に記載され得る。これらの項目は、当業者に本発明の教示を指示するには十分であるが、本発明の範囲を限定するように厳密に構成されるべきでない。当業者は、システムブロックダイアグラムが一般性の欠如がないように組み合わされ得、再編成され得ることを認知し、手順のステップは、一般性の教示が欠如することなく同じ効果を成し遂げるために、足したり、引いたり、再編成され得る。従って、添付の例示のシステムブロックダイアグラムおよび手順のフローチャートに示されるように、本発明は教示の目的のみのためであり、意図される目的の用途に応じて、当業者によって再構築されてもよいことは、理解されるべきである。
（予定される範囲）
下記の議論に渡って、項目「予定される範囲」は、アクティブデバイス（ＭＯＳＦＥＴ）の核心に集中した領域を包含するように規定される。従って、ＭＯＳＦＥＴという文脈中で言及される全てのプロセス工程は、ゲート、ソース／ドレイン、および／または、予定された範囲またはアクティブデバイスの核心に近接する領域におけるチャネルドーピングプロファイルおよび他の構成を作成する。本発明は、アクティブデバイスの核心から離れて、この文脈以外では、どんなものにも制限されない。
予定される範囲は、概して、ＭＯＳＦＥＴデバイスに関して記述されるが、この予定される範囲は、いかなる方法でも本発明の範囲を限定しないことに注意すべきである。当業者は、電流の流れを制御可能な任意のデバイスが領域を保有するそのアクティブな電流に近接して予定される範囲を有するように考えられ得ることを認知する。
（限定しないＭＯＳＦＥＴ）
本発明は、特に、ＭＯＳＦＥＴ半導体デバイスの使用に適しているが、本文の教示の使用は、この特定の用途に限定されない。集積型であっても集積型でなくても、他の半導体デバイスは、本発明の教示に適用され得る。従って、本明細書は‘ＭＯＳＦＥＴ’デバイスに関して記載するが、この用語は、２点以上の電気的な接点を有する導電性チャネルを有する電流の流れを制御するための任意のデバイスを含むように広く解釈されるべきである。
（限定しないチャネル長）
本発明は、短チャネル長のＭＯＳＦＥＴが、特に１００ｎｍ未満のチャネル長の範囲において、加工される状況での使用に特に適している。しかし、本発明の教示においては、これらの短チャネル長デバイスに対する本発明の教示の用途を限定しない。本発明の教示の好都合な使用は、任意の寸法のチャネル長と共に用いられ得る。
（限定しないドーパント）
本明細書中の議論の全体に渡って、ＭＯＳＦＥＴデバイス製造に関しての多様なドーパント技術を利用することを提供する例示がある。これらのドーパントは、本発明の特定の実施形態の例示に過ぎず、本発明の教示の範囲を限定されるように解釈されるべきでない。
しかし、本発明は、不純物原子の使用が本発明の教示の範囲内にあるように、ヒ素、リン、アンチモン、ボロン、インジウム、および／または、ガリウムからなる群のうち選択されることを特に見越していることに注意されたい。
（限定しないデバイスタイプ）
当業者は、本発明がＮ型デバイスまたはＰ型デバイスのどちらか一方に範囲を限定せず、しかし、どちらか一方または両方のデバイスタイプで使用され得ることを容易に認識する。
（限定しないソース／ドレイン）
本明細書中の議論の全体に渡って、ＭＯＳＦＥＴデバイス製造に関する「ソース」および「デバイス」の接続を言及することを提供する例示がある。当業者は、任意の所与のＭＯＳＦＥＴの構成において、ソース／ドレインの接触にまつわる命名は、一般性の欠如なしで交換可能であり、故に、「ソース」は、本発明の範囲において欠如することなく「ドレイン」接触と交換され得るということを認知する。付け加えると、当業者は、本発明の多くの好適な実施形態がソース接続およびドレイン接続の両方を作製するために使用され得、このことが実際の作製の場合になる必要がないことを認識する。ＩＣまたはそれと同様の文脈で、所与のデバイスにソース／ドレイン接続の一方、両方、またはどちらでないことによって、利益のための本発明の教示を使用し得る。
従って、用語「ソース」および「ドレイン」は、変型の「ドレイン」および「ソース」と、「ソースまたはドレイン」と、「ソースおよびドレイン」とを含むように解釈されるべきである。
（限定しない金属）
本明細書中の議論の全体に渡って、ＭＯＳＦＥＴデバイス製造に関する金属について参照することを提供する実施例がある。本発明は、本発明の教示に影響を与える際に使用され得るどんな金属の種類に関しても、いかなる制限も認めない。従って、例えばチタン、コバルトなどの一般にトランジスタレベルで使用される金属は、特に予測され、ならびに過剰なより希少な金属または合金も予測される。開示において、特定の任意の金属または合金で本発明の使用を限定するものはない。当業者は、任意の導電性の内部接続する金属が本発明の教示を実現することにおいて一般性を欠如することなく使用され得ることを認識する。
しかし、本発明は、特に、本発明の教示の範囲内にあるように、プラチナシリサイド、パラジウムシリサイド、イリジウムシリサイド、および／または、希土類シリサイドのうちのいずれからなる群から形成されるソース／ドレイン電極の使用を予測することに注意されたい。
（限定しないショットキー）
本明細書中の議論の全体に渡って、ＩＣ製造に関する「ショットキー」バリアなどの接触について参照することを提供する実施例がある。本発明は、本発明の教示に影響を与える際に使用され得るどんな種類のショットキーの界面に関しても、いかなる制限を認めない。従って、本発明は、任意の形態の導電性金属で作り出されるこれらの種類の接合点を特に予測する。
付け加えると、従来のショットキーの接合点は急峻であるが、本発明は、いくつかの状況において、界面層がシリコン基板と実際のショットキーバリア金属との間に利用され得ることを特に予測する。従って、本発明は、本発明のインプリメントに役立つ「ショットキーのような」接合点およびショットキーの接合点と等価なものを特に予測する。さらに、界面層は、導体、半導体、および／または、絶縁体のような特性を有する金属を含み得る。
（限定しないエッチング技術）
本明細書中の議論の全体に渡って、ＩＣ製造プロセスの酸化物および／または金属を除去するために利用される多様なエッチング技術を参照することを提供する実施例がある。本発明は、典型的なプロセスの流れで図示される結果を成し遂げるために使用されるエッチング技術の形式を限定しない。これらのエッチング技術は周知である。
（プロセス／方法）
埋め込まれたチャネルの製造に関するある可能なプロセスフローにおいて、短チャネル（１００ｎｍ未満）の金属ソース／ドレインのＭＯＳデバイス４００は、図４〜９に図示される。この例示のプロセスフローは、本発明の広範な技術をまさに例示するものであり、本発明の基本的な考え方を教示することは、当業者にとても有益であると分かる。この例示のプロセスフローは、次のように記述され得る。
１．図４を参照して、互いにトランジスタを電気的に絶縁する手段を有するシリコン基板（４０２）で始まって、薄いスクリーン酸化物（４０１）は、注入マスクとして役立つように成長される（約２００Å）。次に、適切なチャネルドーパント種（４０３）（例えば、それぞれ、Ｐ型デバイスに対してヒ素およびＮ型デバイスに対してインジウム）は、シリコン（約１０００Å程度）中に予定される深さにスクリーン酸化物を介してイオン注入される。
２．図５を参照すると、次に、スクリーン酸化物はフッ化水素で除去され、薄いゲート酸化物（５０１）（約３５Å）は成長される。ゲート酸化物成長の後に、インサイチュドープされたシリコン膜が直ちに続く。インサイチュドープされたシリコン膜は、例えば、Ｎ型デバイスに対してリンおよびＰ型デバイスに対してボロンを濃密にドープされる。リソグラフィ技術および酸化物を高確率で選択するシリコンエッチングを使用して、ゲート電極（５０２）は、図５に図示されるプロセスステップ（５００）に示されるようにパターニングされる。
３．次に、薄い酸化物（約１００Å）は、シリコンゲート電極の上面の表面および側壁を熱的に成長させる。図６を参照すると、次に、異方性のエッチングは、水平表面上の酸化物層を除去する（従ってシリコン（６０１）を露出する）ために使用され、一方で、垂直表面上の酸化物層を保護する。このようにして、側壁の酸化物（６０２）は形成され、デバイスのゲート電極およびチャネル領域の両方のドーパントは、図６に図示されるプロセスステップ（６００）で示されるように電気的に活性化される。
４．図７に示されるように、最終ステップは、全て露出された表面上のブランケットフィルム（約４００Å）として適切な金属（例えば、Ｐ型デバイスに対してプラチナおよびＮ型デバイスに対してエルビウム）を堆積する工程を含む。次にウェハは、特定の温度、特定の時間（例えば、４５分間４００℃）でアニールされ、金属がシリコンと直接接触する全ての場所で、化学反応によって、金属は金属シリサイド（７０１）に変わる。非シリコン表面（７０２）と直接接触した金属は、図７に示されるプロセスステップ（７００）に示されるように影響されずに残される。
５．次にウェットケミカルエッチング（プラチナに対して王水、エルビウムに対してＨＮＯ３）は、金属シリサイドには非接触のままで、未反応の金属を除去するために使用される。チャネルが埋め込まれた短チャネルショットキーバリアのＭＯＳデバイスは、現在完成しており、図８に図示されるプロセスステップ（８００）に示されるようなゲート、ソース、および、ドレインに電気的に接触するために用意されている。
このプロセスは、チャネルが埋め込まれた金属ソース／ドレインのショットキーＭＯＳデバイスを達成するためのたった１つの可能な方法である。当業者は、多くの他の変形および代替物が存在することを認識する。
（デバイス／システム）
図９は、２つの最終的な相補的なＭＯＳＦＥＴ構造（９００）によって例示される発明の好適な例示の実施形態を示す。この実施形態は、ソース／ドレイン領域のエルビウムシリサイド（９０４）で製造されたＮチャネルデバイス、および、プラチナシリサイド（９０５）で製造されたＰチャネルデバイスから構成される。
垂直に変化し、側方に無変化のインジウム（９０２）およびヒ素（９０３）の層は、それぞれＮチャネルデバイスおよびＰチャネルデバイスのチャネルドーパントとして使用される。これらのドーパント原子は、シリコン格子を介する、拡散が比較的低い速度（他の２つの可能なチャネルドーパントの候補であるリンとボロンとを比較して）であるために使用される。このことにより、デバイス製造の間の熱量を高くすること、および、従って、完成品の特性の統計的な変動を低くすることが可能となる。
ゲート電極は、それぞれＮ型（９０６）デバイスおよびＰ型（９０７）デバイスに対して、インサイチュにリンおよびボロンをドープしたポリシリコン膜から製造される。この例において、リンおよびボロンは、それらの大きな固体の溶解性（ヒ素およびインジウムと比較した）のために使用される。この電極は、インサイチュ方法の使用を介してドープされ、ここで、不純物原子は、シリコン原子が堆積されるのと同時に堆積される。このような方法は、非常に大きいドーピング濃度（約１０２１／ｃｍ３）、および、膜の厚さ全体に均一な分配を達成し得る。シリコンゲートをドーピングするための他の選択肢は、イオン注入である。この方法は、薄いゲート酸化物に対してダメージを与えることを含むいくつかの現実的な問題、および、ゲート酸化物の界面で高いドーピングレベルを果たすために非常に不均一に注入されたゲートドーパントを再分配する必要性を甘受する。
ゲート電極（９０６）および（９０７）の幅は、この領域における従来のアーキテクチャに対するショットキーバリアアーキテクチャの利点が明らかになるように、１００ｎｍ未満（チャネル長Ｌと対応）である。これらのことは、ポケット注入の必要性の欠如のための簡易化された処理を含み、および、歩留まり損失における減少、完成品のキャパシタンスの減少および統計的な変動の減少を引き起こすことを含む。
デバイスは、相互からデバイスを電気的に隔離するためのチャネルドーパントとの接合点で機能する熱的に成長された酸化物（酸化物領域（９０１）と呼ばれる）によって相互から分離される。
上述したことは多くの具体例を含むが、これらは、発明の範囲の限定として解釈されるべきでなく、１つの好適な実施形態の実施例として解釈されるべきである。当業者は、多くの他の変形が可能であることを理解する。例えば、ソース／ドレイン金属の多くの可能な候補がある。金属とシリコン基板との間に薄い酸化物層を挿入することもまた、利点になり得る。シリコン基板自体が、任意の数の他の半導体によって置き換えられても良い。付け加えると、層または要素間の境界は、常に類別され得、または、性能を改善するために他の物質または境界媒介物を差し込まれ得る。
（汎用のプロセス／システム製造）
前述の議論から、本発明の具体化されたプロセスおよびシステムは、図１０〜１１で示されるフローチャートで図示されるように更に一般化され得る。
（汎用のプロセス／システム）
図１０を参照すると、例示の汎用のＭＯＳＦＥＴデバイスプロセス製造のフロー（１０００）は、トランジスタを電気的に隔離する手段を有する半導体基板で始まる（１０００）。この基板上において、チャネルドーパントは、ドーパント濃度が垂直方向に著しく変化するが、横方向に変化しないように導入される（１００２）。これが一旦完成すると、ゲート電極は、シリコン基板上に形成される（１００３）。最後に、ソースおよび／またはドレイン電極が形成され、その少なくとも１つは、半導体基板へのショットキー接触またはショットキーのような接触を組み込んでいる（１００４）。
（詳細なプロセス／システム）
図１１を参照すると、例示の詳細なＭＯＳＦＥＴデバイスプロセス製造のフロー１１００は、トランジスタを電気的に隔離する手段を有する半導体基板で始まる（１１０１）。この基板上において、チャネルドーパントは、そのドーパント濃度が垂直方向に著しく変化するが、横方向に変化しないように導入される（１１０２）。これが一旦完成すると、ゲート電極絶縁体は、シリコン基板上に薄いゲート絶縁層を成長させ、導電性膜（１１０３）を堆積させることによって形成される（１１０３）。
この点での一連のパターニング工程およびエッチング工程は、ゲート電極を形成するために行われる（１１０４）。次に、１つ以上の薄い絶縁層が、側壁を除くデバイスのアクティブ領域上の半導体基板を選択的に露出させるようにゲート電極の１つ以上の側壁上に形成される（１１０５）。金属薄膜は、デバイスの全表面上に堆積され（１１０６）、デバイスは、露出された半導体表面上に金属の半導体合金を形成するように熱アニールされる（１１０７）。最後に、未反応の金属は、形成されたデバイスの局所的な相互接続を形成するように金属−半導体合金を非接触に残しながら、デバイスから除去される（１１０８）。
（要旨）
本質的に、本発明は、ソースとドレインとの間の基板が横方向に均一にドープされ、垂直方向に不均一にドープされる基本構造、および、ソース電極および／またはドレイン電極が基板でショットキー接触またはショットキーのような接触を形成する点を留意することによって要約され得る。
（結論）
短チャネル長、側方に均一にドープされたチャネル、金属のソースおよびドレインのＭＯＳデバイス構造、および、製造に関する方法が開示された。本発明は、製造の低コスト、優れたデバイス特性、および、デバイスパラメータの厳密な制御を含み、従来技術に対して多くの利点を提供する。これらの利点は、金属のソース／ドレイン領域との組み合わせにおいて、側方に均一であること、および、垂直に不均一であることの両方であるチャネルドーピング特性の導入を経て最初に成し遂げられ、従って、ハロー／ポケット注入および浅いソース／ドレイン拡張部分の必要性を除去する。寄生双極利得は、同様に無条件に除去される。
本発明のこれらの特徴は、多くの用途（限定はしないが高周波環境および／または放射環境を含む）に対して理想的である。
図１は、従来技術の長いチャネル、不純物ドープされたソース／ドレインデバイスを図示する。 図２は、ポケット注入およびソース／ドレイン拡張部を有する、従来技術の短チャネル不純物ドープされたソース／ドレインデバイスを図示する。 図３は、ポケット注入のない短チャネル、金属ソース／ドレインデバイスに適用した本発明の例示の実施形態を図示する。 図４は、約２００Åのスクリーン酸化物と共に注入されたシリコン基板を使用した本発明のプロセス製造工程の例示の実施形態を図示する。 図５は、薄いゲート酸化物上にパターニングされたインサイチュでドープされたシリコン膜を使用した本発明のプロセス製造工程の例示の実施形態を図示する。 図６は、薄い酸化物の側壁の形成、ならびに、ゲート領域、ソース領域およびドレイン領域の露出を使用した本発明のプロセス製造工程の例示の実施形態を図示する。 図７は、金属堆積およびソリシデーション（ｓｏｌｉｃｉｄａｔｉｏｎ）アニールを使用した本発明のプロセス製造工程の例示の実施形態を図示する。 図８は、側壁から未反応の金属の除去を使用した本発明のプロセス製造工程の例示の実施形態を図示する。 図９は、構造を得る本発明のプロセス製造の例示の実施形態を図示する。Ｎ型デバイスの場合、インサイチュでリンドープされたシリコン、エルビウムシリサイドおよびインジウムのチャネル注入は、それぞれ、ゲート電極、ソース／ドレイン電極およびチャネルドーピングに使用される。Ｐ型デバイスには、インサイチュでボロンドープされたシリコン、プラチナシリサイドおよびヒ素チャネル注入を使用する。チャネルドーパント濃度は、垂直方向に著しく変化するが、横方向には変化しない。ゲート長は、典型的に、１００ｎｍ未満であるが、それよりも長くなっても良い。 図１０は、優れたＭＯＳＦＥＴデバイスを作成する方法を示す例示の一般のシステムプロセスのフローチャートを図示する。 図１１は、優れたＭＯＳＦＥＴデバイスを作成する方法を示す例示の詳細なシステムプロセスのフローチャートを図示する。

Claims (1)

  1. 電流の流れを制御するための短チャネルデバイスを製造する方法であって、
    該方法は、
    ドーパント濃度が垂直方向に著しく変化し、かつ、横方向にほぼ一定であるように、半導体基板内にチャネルドーパントを導入することと、
    該半導体基板の表面上にゲート電極を設けることと、
    チャネル長が１００ｎｍ以下になるように、該半導体基板上にソース電極およびドレイン電極を設けることであって、該ソース電極および該ドレイン電極のうちの少なくとも一方は、該半導体基板に対してショットキー接触またはショットキーのような接触を形成する、ことと
    を包含する、方法。
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