CN102723367B - 一种氧化物半导体薄膜晶体管 - Google Patents
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Abstract
本发明提供的氧化物半导体薄膜晶体管，包括基板和顺次设置在所述基板上的栅电极、绝缘介质层以及氧化物半导体沟道层，所述绝缘介质层使得所述栅电极和所述氧化物半导体沟道层绝缘，所述氧化物半导体沟道层的上表面设置漏电极和源电极，所述漏电极和所述源电极之间的间隙为d1，所述源电极与所述栅电极在水平方向上的重叠区域的长度为d2，所述源电极与所述氧化物半导体沟道层间的接触是肖特基接触，所述漏电极与所述氧化物半导体沟道层间的接触是欧姆接触。本发明的氧化物半导体薄膜晶体管通过在较低载流子浓度下工作来提高了其工作稳定性。该类型氧化物半导体薄膜晶体管由于新的几何特征和工作原理所以受短沟道效应影响小，利于提高一致性。
Description
技术领域
本发明涉及一种氧化物半导体薄膜晶体管，属于平板显示领域。
背景技术
薄膜晶体管（薄膜晶体管）作为平板显示器的有源驱动器件，成为平板显示领域的关键技术。氧化物半导体（如IGZO，AZO，GZO，ZnO等）薄膜晶体管以其高透明性、高迁移率、高电流开关比、低工艺温度以及简单的制造工艺等优点，拥有很好的发展前景，能够用在高性能TFT-LCD或AMOLED显示屏上。
然而，目前的氧化物半导体薄膜晶体管在工作中（如恒压或恒流模式下）其阈值电压随时间的推移容易产生漂移，从而影响了阈值电压的稳定性，进而造成对显示器像素明亮程度的不良影响。
研究发现，载流子的浓度对阈值电压的影响很大，传统的氧化物半导体源电极和漏电极与氧化物半导体沟道层的接触都是欧姆接触，氧化物半导体（通常是n型半导体）表面形成的是负的空间电荷区，电场方向由表面指向体内，表面电子浓度比体内大得多，所以源极势垒区是一个高电导区域。该薄膜晶体管工作时饱和电流由漏端传导沟道的夹断（pinch-off）决定，载流子浓度大，从而增大了对阈值电压的影响，进而影响了氧化物半导体薄膜晶体管的工作稳定性。
发明内容
因此，本发明要解决的技术问题在于提供一种通过降低工作时载流子浓度来提高工作稳定性的氧化物半导体薄膜晶体管。
本发明要解决的另一个技术问题在于提供一种一致性较高的氧化物半导体薄膜晶体管。
为此，本发明提供一种氧化物半导体薄膜晶体管，包括基板和顺次设置在所述基板上的栅电极、绝缘介质层以及氧化物半导体沟道层，所述绝缘介质层使得所述栅电极和所述氧化物半导体沟道层绝缘，所述氧化物半导体沟道层的上表面设置漏电极和源电极，所述漏电极和所述源电极之间的间隙为d1，所述源电极与所述栅极在水平方向上的重叠区域的长度为d2，所述源电极与所述氧化物半导体沟道层间的接触是肖特基接触，所述漏电极与所述氧化物半导体沟道层间的接触是欧姆接触。
所述漏电极和所述源电极之间的间隙d1的范围是1～20μm。
在所述源电极和所述漏电极之间位于所述氧化物半导体沟道层上的位置设置与所述半导体氧化物沟道层贴合的刻蚀阻挡层，所述刻蚀阻挡层（301）的长度比所述源电极和所述漏电极之间的间隙d1大1～5um。
所述刻蚀阻挡层为背沟道刻蚀型结构或阻挡刻蚀型结构中的一种。
所述刻蚀阻挡层与所述氧化物半导体沟道层贴合的另一面设置钝化层。
所述钝化层的厚度为100-400nm。
所述基板由单晶硅、玻璃或者柔性衬底制成。
在所述基板和所述栅极之间设置一层缓冲层。
所述缓冲层的厚度为100-400nm。
所述缓冲层由SiO2和/或Si3N4组成。
所述栅电极由Mo、MoW、n++Si、T、Al或者ITO中的任一种制成。
所述绝缘介质层由SiO2、Si3N4或Al2O3中的一种或多种制成。
所述氧化物半导体沟道层由IGZO、IGO、ZTO、GZO、ZnO、In2O3、Cu2O或SnO2中的一种或多种制成。
所述刻蚀阻挡层由SiO2、Si3N4、TiO2、Al2O3或ZTSO中的一种或多种制成。
所述源电极与所述栅极在水平方向上的重叠区域的长度d2的范围是3-20μm。
所述漏电极与所述栅电极在水平方向上的重叠区域的长度范围是0-3μm。
所述氧化物半导体沟道层可以为n型沟道或者p型沟道。源、漏电极的选择根据表1所示。如果和n型氧化物半导体形成欧姆接触，需要选择功函数比n型氧化物半导体低的金属做为漏电极；选择功函数比半导体高的金属做为源电极，从而和半导体之间形成肖特基接触。对p型氧化物半导体而言，源、漏金属电极的选择和n型的相反。
本发明中，化学式中的I表示In元素，G表示Ga元素，Z表示Zn元素，O表示氧元素，T表示Sn元素。
本发明提供的氧化物半导体薄膜晶体管具有以下优点：
1.本发明提供的氧化物半导体薄膜晶体管，包括基板和顺次设置在所述基板上的栅电极、绝缘介质层以及氧化物半导体沟道层，所述绝缘介质层使得所述栅电极和所述氧化物半导体沟道层绝缘，所述氧化物半导体沟道层的上表面设置漏电极和源电极，所述漏电极和所述源电极之间的间隙为d1，所述源电极与所述栅电极在水平方向上的重叠区域的长度为d2，所述源电极与所述氧化物半导体沟道层间的接触是肖特基接触，所述漏电极与所述氧化物半导体沟道层间的接触是欧姆接触。薄膜晶体管中载流子运输、开电流和饱和电流主要由反向偏压的源极势垒控制。本发明中，由于所述源电极与所述氧化物半导体（通常是n型）沟道层间的接触是肖特基接触，在半导体表面形成一个正的空间电荷区，其中电场方向由体内指向表面，它使半导体表面电子能量高于体内，能带向上弯曲，即形成表面势垒，在势垒区中，空间电荷主要由电离施主形成，电子浓度比体内小很多，因此是一个高阻区域，该薄膜晶体管工作时载流子浓度比源/沟道、漏/沟道全是欧姆接触的晶体管低得多，因此本发明提供的氧化物半导体薄膜晶体管的稳定性较高。
2.本发明提供的氧化物半导体薄膜晶体管，由于新结构的几何特征和工作原理，本发明提供的氧化物半导体薄膜晶体管可以在短沟道和厚的栅介质层条件下工作，使得所述氧化物半导体薄膜晶体管的传输电流受短沟道效应影响小，从而使得本发明提供的氧化物半导体薄膜晶体管的一致性较高。
附图说明
图1是本发明提供的不具有刻蚀阻挡层的氧化物半导体薄膜晶体管的结构示意图；
图2是本发明提供的具有刻蚀阻挡层的氧化物半导体薄膜晶体管的结构示意图。
图中附图标记表示为：
101-基板；102-栅极；103-绝缘介质层；104-氧化物半导体沟道层；201-漏电极；202-源电极；301-刻蚀阻挡层。
具体实施方式
本发明的核心目的在于提供一种通过调控载流子浓度来提高工作稳定性的氧化物半导体薄膜晶体管。
图1是本发明提供的不具有刻蚀阻挡层的氧化物半导体薄膜晶体管的结构示意图，图2是本发明提供的具有刻蚀阻挡层的氧化物半导体薄膜晶体管的结构示意图，下面将给出实施例，并结合附图具体解释本发明的技术方案，实施例中氧化物半导体（n型和p型）和金属电极之间形成欧姆接触（反阻挡层）或肖特基接触（阻挡层）的条件如表1所示，其中Wm和Ws分别是金属和半导体的功函数。各种金属元素的功函数如表2给出。
实施例1
如图2所示，本实施例提供一种氧化物半导体薄膜晶体管，包括基板101和顺次设置在所述基板101上的栅电极102、绝缘介质层103以及氧化物半导体沟道层104，所述绝缘介质层103使得所述栅电极102和所述氧化物半导体沟道层104绝缘，所述氧化物半导体沟道层104的上表面设置漏电极201和源电极202，所述漏电极201和所述源电极202之间的间隙为d1，所述源电极202与所述栅极102在水平方向上的重叠区域的长度为d2，所述源电极202与所述氧化物半导体沟道层104间的接触是肖特基接触，所述漏电极201与所述氧化物半导体沟道层104间的接触是欧姆接触。
为了便于在栅极102和源电极202之间形成电场，从而利于载流子输运，所述源电极202与所述栅极102在水平方向上的重叠区域的长度d2的范围是3-20μm，本实施例中，d2为3μm。
本发明中，所述漏电极201和所述源电极202之间的间隙d1的范围是1～20μm，在本实施例中，所述漏电极201和所述源电极202之间的间隙d1为1μm。
本实施例中，在所述源电极202和所述漏电极201之间位于所述氧化物半导体沟道层104上的位置设置与所述半导体氧化物沟道层104贴合的刻蚀阻挡层301，所述刻蚀阻挡层301的长度比源电极202和所述漏电极201之间的间隙d1大1μm，即所述刻蚀阻挡层301的长度为2μm。为了满足本发明的核心目的，所述刻蚀阻挡层301的长度比源电极202和所述漏电极201之间的间隙d1大1-5μm时，都能本发明的设计要求。
本实施例中，所述氧化物半导体薄膜晶体管为刻蚀阻挡型结构。
本实施例中，所述刻蚀阻挡层301由SiO2制成，需要说明的是，对于实现本发明的核心目的来说，所述刻蚀阻挡层301的材料不构成限制，所述刻蚀阻挡层301还可以由Si3N4、TiO2或Al2O3中的一种或多种制成。
本实施例中，所述刻蚀阻挡层301与所述氧化物半导体沟道层104贴合的另一面设置钝化层，所述钝化层的厚度为100nm，对于实现本发明的核心目的来说，所述钝化层的厚度为100-400nm时都能满足设计要求。
需要说明的是，在本实施例中，为了实现本发明的核心目的来说，所述刻蚀阻挡层301不是必需的，如图1所示的氧化物半导体薄膜晶体管就不具有所述刻蚀阻挡层301。
本实施例中，所述基板101由硅制成，当然，所述基板101还可以采用玻璃或者柔性衬底制成，在本发明中柔性衬底可以是polyimide（聚酰亚胺）、PET（聚对苯二甲酸乙二醇酯）、PEN（聚萘二甲酸乙二醇酯）、PES（聚对苯二乙基砜）或Parylene（对二甲苯聚合物）等。
本实施例中，在所述基板101和所述栅极102之间设置一层缓冲层，所述缓冲层的厚度为100nm，当然，为满足本发明的核心目的，所述缓冲层的厚度设置在100-400nm之间时都能满足设计要求。在本实施例中，所述缓冲层SiO2单独制成，所述缓冲层还可以由Si3N4单独制成，或者由SiO2和Si3N4共同制成。
本实施例中，所述栅电极102由Mo制成，其还可以由MoW、n++Si、T、Al或者ITO中的任一种制成。
本实施例中，所述绝缘介质层103由SiO2制成，其还可以由ZTSO、Si3N4或Al2O3中的一种或多种制成，由PECVD、溅射或ALD(原子层沉积)的方法制备而成。
本实施例中，所述氧化物半导体沟道层104由IGOZ制成，其还可以由IGO、ZTO、GZO、ZnO、In2O3、Cu2O或SnO2中的一种或多种制成。所述氧化物半导体沟道层104为n型沟道。所述氧化物半导体沟道层104一般采用溅射的方式形成。
本实施例中，所述漏电极201与所述栅电极102在水平方向上的重叠区域的长度是3μm，对于本发明而言，所述漏电极201与所述栅电极102在水平方向上的重叠区域的长度范围是0-3μm。
实施例2
如图2所示，本实施例提供一种氧化物半导体薄膜晶体管，包括基板101和顺次设置在所述基板101上的栅电极102、绝缘介质层103以及氧化物半导体沟道层104，所述绝缘介质层103使得所述栅电极102和所述氧化物半导体沟道层104绝缘，所述氧化物半导体沟道层104的上表面设置漏电极201和源电极202，所述漏电极201和所述源电极202之间的间隙为d1，所述源电极202与所述栅极102在水平方向上的重叠区域的长度为d2，所述源电极202与所述氧化物半导体沟道层104间的接触是肖特基接触，所述漏电极201与所述氧化物半导体沟道层104间的接触是欧姆接触。
为了便于在栅极102和源电极202之间形成电场，从而利于载流子输运，所述源电极202与所述栅极102在水平方向上的重叠区域的长度d2的范围是3-20μm，本实施例中，d2为20μm。
本发明中，所述漏电极201和所述源电极202之间的间隙d1的范围是1～20μm，在本实施例中，所述漏电极201和所述源电极202之间的间隙d1为20μm。
本实施例中，在所述源电极202和所述漏电极201之间位于所述氧化物半导体沟道层104上的位置设置与所述半导体氧化物沟道层104贴合的刻蚀阻挡层301，所述刻蚀阻挡层301的长度比源电极202和所述漏电极201之间的间隙d1大5μm，即所述刻蚀阻挡层301的长度为25μm。为了满足本发明的核心目的，所述刻蚀阻挡层301的长度比源电极202和所述漏电极201之间的间隙d1大1-5μm时，都能本发明的设计要求。
本实施例中，所述氧化物半导体薄膜晶体管为刻蚀阻挡型结构。
本实施例中，所述刻蚀阻挡层301由Si3N4制成，需要说明的是，对于实现本发明的核心目的来说，所述刻蚀阻挡层301的材料不构成限制，所述刻蚀阻挡层301还可以由SiO2、TiO2或Al2O3中的一种或多种制成。
本实施例中，所述刻蚀阻挡层301与所述氧化物半导体沟道层104贴合的另一面设置钝化层，所述钝化层的厚度为400nm，对于实现本发明的核心目的来说，所述钝化层的厚度为100-400nm时都能满足设计要求。
需要说明的是，在本实施例中，为了实现本发明的核心目的来说，所述刻蚀阻挡层301不是必需的，如图1所示的氧化物半导体薄膜晶体管就不具有所述刻蚀阻挡层301。
本实施例中，所述基板101由玻璃制成，当然，所述基板101还可以采用硅或者柔性衬底制成，在本发明中柔性衬底可以是polyimide（聚酰亚胺）、PET（聚对苯二甲酸乙二醇酯）、PEN（聚萘二甲酸乙二醇酯）、PES（聚对苯二乙基砜）或Parylene（对二甲苯聚合物）等。
本实施例中，在所述基板101和所述栅极102之间设置一层缓冲层，所述缓冲层的厚度为400nm，当然，为满足本发明的核心目的，所述缓冲层的厚度设置在100-400nm之间时都能满足设计要求。在本实施例中，所述缓冲层Si3N4单独制成，所述缓冲层还可以由SiO2单独制成，或者由SiO2和Si3N4共同制成。
本实施例中，所述栅电极102由Al制成，其还可以由Mo、MoW、n++Si、T或者ITO中的任一种制成。
本实施例中，所述绝缘介质层103由Si3N4制成，其还可以由ZTSO、SiO2或Al2O3中的一种或多种制成，由PECVD、溅射或ALD(原子层沉积)的方法制备而成。
本实施例中，所述氧化物半导体沟道层104由ZnO制成，其还可以由IGO、ZTO、GZO、IGOZ、In2O3、Cu2O或SnO2中的一种或多种制成。所述氧化物半导体沟道层104为n型沟道。所述氧化物半导体沟道层104一般采用溅射的方式形成。
本实施例中，所述漏电极201与所述栅电极102在水平方向上的重叠区域的长度是1.5μm，对于本发明而言，所述漏电极201与所述栅电极102在水平方向上的重叠区域的长度范围是0-3μm。
实施例3
如图2所示，本实施例提供一种氧化物半导体薄膜晶体管，包括基板101和顺次设置在所述基板101上的栅电极102、绝缘介质层103以及氧化物半导体沟道层104，所述绝缘介质层103使得所述栅电极102和所述氧化物半导体沟道层104绝缘，所述氧化物半导体沟道层104的上表面设置漏电极201和源电极202，所述漏电极201和所述源电极202之间的间隙为d1，所述源电极202与所述栅极102在水平方向上的重叠区域的长度为d2，所述源电极202与所述氧化物半导体沟道层104间的接触是肖特基接触，所述漏电极201与所述氧化物半导体沟道层104间的接触是欧姆接触。
为了便于在栅极102和源电极202之间形成电场，从而利于载流子输运，所述源电极202与所述栅极102在水平方向上的重叠区域的长度d2的范围是3-20μm，本实施例中，d2为10μm。
本发明中，所述漏电极201和所述源电极202之间的间隙d1的范围是1～20μm，在本实施例中，所述漏电极201和所述源电极202之间的间隙d1为15μm。
本实施例中，在所述源电极202和所述漏电极201之间位于所述氧化物半导体沟道层104上的位置设置与所述半导体氧化物沟道层104贴合的刻蚀阻挡层301，所述刻蚀阻挡层301的长度比源电极202和所述漏电极201之间的间隙d1大3μm，即所述刻蚀阻挡层301的长度为18μm。为了满足本发明的核心目的，所述刻蚀阻挡层301的长度比源电极202和所述漏电极201之间的间隙d1大1-5μm时，都能本发明的设计要求。
本实施例中，所述氧化物半导体薄膜晶体管为刻蚀阻挡型结构。
本实施例中，所述刻蚀阻挡层301由TiO2制成，需要说明的是，对于实现本发明的核心目的来说，所述刻蚀阻挡层301的材料不构成限制，所述刻蚀阻挡层301还可以由SiO2、Si3N4或Al2O3中的一种或多种制成。
本实施例中，所述刻蚀阻挡层301与所述氧化物半导体沟道层104贴合的另一面设置钝化层，所述钝化层的厚度为200nm，对于实现本发明的核心目的来说，所述钝化层的厚度为100-400nm时都能满足设计要求。
需要说明的是，在本实施例中，为了实现本发明的核心目的来说，所述刻蚀阻挡层301不是必需的，如图1所示的氧化物半导体薄膜晶体管就不具有所述刻蚀阻挡层301。
本实施例中，所述基板101由PET制成，当然，所述基板101还可以采用硅、玻璃或者其他柔性衬底制成，在本发明中其他柔性衬底可以是polyimide（聚酰亚胺）、PET（聚对苯二甲酸乙二醇酯）、PEN（聚萘二甲酸乙二醇酯）、PES（聚对苯二乙基砜）或Parylene（对二甲苯聚合物）等。
本实施例中，在所述基板101和所述栅极102之间设置一层缓冲层，所述缓冲层的厚度为200nm，当然，为满足本发明的核心目的，所述缓冲层的厚度设置在100-400nm之间时都能满足设计要求。在本实施例中，所述缓冲层由SiO2和Si3N4共同制成，所述缓冲层还可以由SiO2或Si3N4单独制成。
本实施例中，所述栅电极102由ITO制成，其还可以由Mo、MoW、n++Si、T或者Al中的任一种制成。
本实施例中，所述绝缘介质层103由Al2O3制成，其还可以由ZTSO、SiO2或Si3N4中的一种或多种制成，由PECVD、溅射或ALD(原子层沉积)的方法制备而成。
本实施例中，所述氧化物半导体沟道层104由SnO2制成，其还可以由IGO、ZTO、GZO、IGOZ、In2O3、Cu2O或ZnO中的一种或多种制成。所述氧化物半导体沟道层104为n型沟道。所述氧化物半导体沟道层104一般由溅射的方法制备而成。
本实施例中，所述漏电极201与所述栅电极102在水平方向上的重叠区域的长度是0μm，对于本发明而言，所述漏电极201与所述栅电极102在水平方向上的重叠区域的长度范围是0-3μm。
实施例4
如图1所示，本实施例提供一种氧化物半导体薄膜晶体管，包括基板101和顺次设置在所述基板101上的栅电极102、绝缘介质层103以及氧化物半导体沟道层104，所述绝缘介质层103使得所述栅电极102和所述氧化物半导体沟道层104绝缘，所述氧化物半导体沟道层104的上表面设置漏电极201和源电极202，所述漏电极201和所述源电极202之间的间隙为d1，所述源电极202与所述栅极102在水平方向上的重叠区域的长度为d2，所述源电极202与所述氧化物半导体沟道层104间的接触是肖特基接触，所述漏电极201与所述氧化物半导体沟道层104间的接触是欧姆接触。
为了便于在栅极102和源电极202之间形成电场，从而利于载流子输运，所述源电极202与所述栅极102在水平方向上的重叠区域的长度d2的范围是3-20μm，本实施例中，d2为3μm。
本发明中，所述漏电极201和所述源电极202之间的间隙d1的范围是1～20μm，在本实施例中，所述漏电极201和所述源电极202之间的间隙dX为1μm。
本实施例中，所述基板101由硅制成，当然，所述基板101还可以采用玻璃或者柔性衬底制成，在本发明中柔性衬底可以是polyimide（聚酰亚胺）、PET（聚对苯二甲酸乙二醇酯）、PEN（聚萘二甲酸乙二醇酯）、PES（聚对苯二乙基砜）或Parylene（对二甲苯聚合物）等。
本实施例中，在所述基板101和所述栅极102之间设置一层缓冲层，所述缓冲层的厚度为100nm，当然，为满足本发明的核心目的，所述缓冲层的厚度设置在100-400nm之间时都能满足设计要求。在本实施例中，所述缓冲层SiO2单独制成，所述缓冲层还可以由Si3N4单独制成，或者由SiO2和Si3N4共同制成。
本实施例中，所述栅电极102由Mo制成，其还可以由MoW、n++Si、T、Al或者ITO中的任一种制成。
本实施例中，所述绝缘介质层103由SiO2制成，其还可以由ZTSO、Si3N4或Al2O3中的一种或多种制成，由PECVD、溅射或ALD(原子层沉积)的方法制备而成。
本实施例中，所述氧化物半导体沟道层104由IGOZ制成，其还可以由IGO、ZTO、GZO、ZnO、In2O3、Cu2O或SnO2中的一种或多种制成。所述氧化物半导体沟道层104为n型沟道。所述氧化物半导体沟道层104一般采用溅射的方式形成。
本实施例中，所述漏电极201与所述栅电极102在水平方向上的重叠区域的长度是3μm，对于本发明而言，所述漏电极201与所述栅电极102在水平方向上的重叠区域的长度范围是0-3μm。
实施例5
如图1所示，本实施例提供一种氧化物半导体薄膜晶体管，包括基板101和顺次设置在所述基板101上的栅电极102、绝缘介质层103以及氧化物半导体沟道层104，所述绝缘介质层103使得所述栅电极102和所述氧化物半导体沟道层104绝缘，所述氧化物半导体沟道层104的上表面设置漏电极201和源电极202，所述漏电极201和所述源电极202之间的间隙为d1，所述源电极202与所述栅极102在水平方向上的重叠区域的长度为d2，所述源电极202与所述氧化物半导体沟道层104间的接触是肖特基接触，所述漏电极201与所述氧化物半导体沟道层104间的接触是欧姆接触。
为了便于在栅极102和源电极202之间形成电场，从而利于载流子输运，所述源电极202与所述栅极102在水平方向上的重叠区域的长度d2的范围是3-20μm，本实施例中，d2为20μm。
本发明中，所述漏电极201和所述源电极202之间的间隙d1的范围是1～20μm，在本实施例中，所述漏电极201和所述源电极202之间的间隙d1为20μm。
本实施例中，所述基板101由玻璃制成，当然，所述基板101还可以采用硅或者柔性衬底制成，在本发明中柔性衬底可以是polyimide（聚酰亚胺）、PET（聚对苯二甲酸乙二醇酯）、PEN（聚萘二甲酸乙二醇酯）、PES（聚对苯二乙基砜）或Parylene（对二甲苯聚合物）等。
本实施例中，在所述基板101和所述栅极102之间设置一层缓冲层，所述缓冲层的厚度为400nm，当然，为满足本发明的核心目的，所述缓冲层的厚度设置在100-400nm之间时都能满足设计要求。在本实施例中，所述缓冲层Si3N4单独制成，所述缓冲层还可以由SiO2单独制成，或者由SiO2和Si3N4共同制成。
本实施例中，所述栅电极102由Al制成，其还可以由Mo、MoW、n++Si、T或者ITO中的任一种制成。
本实施例中，所述绝缘介质层103由Si3N4制成，其还可以由ZTSO、SiO2或Al2O3中的一种或多种制成，由PECVD、溅射或ALD(原子层沉积)的方法制备而成。
本实施例中，所述氧化物半导体沟道层104由ZnO制成，其还可以由IGO、ZTO、GZO、IGOZ、In2O3、Cu2O或SnO2中的一种或多种制成。所述氧化物半导体沟道层104为n型沟道。所述氧化物半导体沟道层104一般采用溅射的方式形成。
本实施例中，所述漏电极201与所述栅电极102在水平方向上的重叠区域的长度是1.5μm，对于本发明而言，所述漏电极201与所述栅电极102在水平方向上的重叠区域的长度范围是0-3μm。
实施例6
如图1所示，本实施例提供一种氧化物半导体薄膜晶体管，包括基板101和顺次设置在所述基板101上的栅电极102、绝缘介质层103以及氧化物半导体沟道层104，所述绝缘介质层103使得所述栅电极102和所述氧化物半导体沟道层104绝缘，所述氧化物半导体沟道层104的上表面设置漏电极201和源电极202，所述漏电极201和所述源电极202之间的间隙为d1，所述源电极202与所述栅极102在水平方向上的重叠区域的长度为d2，所述源电极202与所述氧化物半导体沟道层104间的接触是肖特基接触，所述漏电极201与所述氧化物半导体沟道层104间的接触是欧姆接触。
为了便于在栅极102和源电极202之间形成电场，从而利于载流子输运，所述源电极202与所述栅极102在水平方向上的重叠区域的长度d2的范围是3-20μm，本实施例中，d2为10μm。
本发明中，所述漏电极201和所述源电极202之间的间隙d1的范围是1～20μm，在本实施例中，所述漏电极201和所述源电极202之间的间隙d1为15μm。
本实施例中，所述基板101由PET制成，当然，所述基板101还可以采用硅、玻璃或者其他柔性衬底制成，在本发明中其他柔性衬底可以是polyimide（聚酰亚胺）、PET（聚对苯二甲酸乙二醇酯）、PEN（聚萘二甲酸乙二醇酯）、PES（聚对苯二乙基砜）或Parylene（对二甲苯聚合物）等。
本实施例中，在所述基板101和所述栅极102之间设置一层缓冲层，所述缓冲层的厚度为200nm，当然，为满足本发明的核心目的，所述缓冲层的厚度设置在100-400nm之间时都能满足设计要求。在本实施例中，所述缓冲层由SiO2和Si3N4共同制成，所述缓冲层还可以由SiO2或Si3N4单独制成。
本实施例中，所述栅电极102由ITO制成，其还可以由Mo、MoW、n++Si、T或者Al中的任一种制成。
本实施例中，所述绝缘介质层103由Al2O3制成，其还可以由ZTSO、SiO2或Si3N4中的一种或多种制成，由PECVD、溅射或ALD(原子层沉积)的方法制备而成。
本实施例中，所述氧化物半导体沟道层104由SnO2制成，其还可以由IGO、ZTO、GZO、IGOZ、In2O3、Cu2O或ZnO中的一种或多种制成。所述氧化物半导体沟道层104为n型沟道。所述氧化物半导体沟道层104一般由溅射的方法制备而成。
本实施例中，所述漏电极201与所述栅电极102在水平方向上的重叠区域的长度是0μm，对于本发明而言，所述漏电极201与所述栅电极102在水平方向上的重叠区域的长度范围是0-3μm。
下面以n型沟道氧化物半导体IGZO薄膜晶体管为例来说明本发明的接触方式的形成条件。栅电极可以是Mo,MoW，Ti,Al等中的一种。漏电极与沟道形成欧姆接触，漏电极材料选择功函数比n型氧化物半导体低的[IGZO功函数约为4.57eV，见表2，形成的漏电极/沟道界面可以是如Ti/Al/Ti/IGZO,Al/AZO/IGZO,Au/Ti/IGZO,Al/IGZO,Ti/IGZO等。而源电极和沟道形成肖特基接触，可以选择功函数比n型氧化物半导体高的，比如Mo/IGZO,Au/IGZO,Pt/IGZO,Ni/IGZO，ITO/IGZO等。源、漏电极一般由溅射法制备而成。
本发明也适用于p型沟道的氧化物半导体，如p型的ZnO，Cu2O,和SnO2等，制作本发明构造如图1或图2所示的薄膜晶体管时源、漏电极的选择和n型相反。
表1形成n型和p型阻挡层的条件
| 功函数比较 | n型半导体 | p型半导体 |
| Wm>Ws | 阻挡层 | 反阻挡层 |
| Wm<Ws | 反阻挡层 | 阻挡层 |
Wm——金属的功函数；Ws——半导体的功函数
表2各种金属元素的功函数(单位:eV)
| 金属 | 功函数 | 金属 | 功函数 | 金属 | 功函数 | 金属 | 功函数 | 金属 | 功函数 | 金属 | 功函数 |
| Ag | 4.26 | Al | 4.28 | As | 3.75 | Au | 5.1 | B | 4.45 | Ba | 2.7 |
| Be | 4.98 | Bi | 4.22 | C | 5 | Ca | 2.87 | Cd | 4.22 | Ce | 2.9 |
| Co | 5 | Cr | 4.5 | Cs | 2.14 | Cu | 4.65 | Eu | 2.5 | Fe | 4.5 |
| Ga | 4.2 | Gd | 3.1 | Hf | 3.9 | Hg | 4.49 | In | 4.12 | Ir | 5.27 |
| K | 2.3 | La | 3.5 | Li | 2.9 | Lu | 3.3 | Mg | 3.66 | Mn | 4.1 |
| Mo | 4.6 | Na | 2.75 | Nb | 4.3 | Nd | 3.2 | Ni | 5.15 | Os | 4.83 |
| Pb | 4.25 | Pt | 5.65 | Rb | 2.16 | Re | 4.96 | Rh | 4.98 | Ru | 4.71 |
| Sb | 4.55 | Sc | 3.5 | Se | 5.9 | Si | 4.85 | Sm | 2.7 | Sn | 4.42 |
| Sr | 2.59 | Ta | 4.25 | Tb | 3 | Te | 4.95 | Th | 3.4 | Ti | 4.33 |
| Tl | 3.84 | U | 3.63 | V | 4.3 | W | 4.55 | Y | 3.1 | Zn | 4.33 |
显然，以上实施例仅用以说明本发明的技术方案，而并非对实施方式的限定，尽管参照较佳实施例对本发明进行了详细说明，任何所属技术领域中的普通技术人员，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里也无需也无法对所有的实施方式予以穷举。因此本发明的保护范围当视权力要求范围所界定者为准。
Claims (24)
1.一种氧化物半导体薄膜晶体管，包括基板（101）和顺次设置在所述基板（101）上的栅电极（102）、绝缘介质层（103）以及氧化物半导体沟道层（104），所述绝缘介质层（103）使得所述栅电极（102）和所述氧化物半导体沟道层（104）绝缘，所述氧化物半导体沟道层（104）的上表面设置漏电极（201）和源电极（202），所述漏电极（201）和所述源电极（202）之间的间隙为d1，所述源电极（202）与所述栅电极（102）在水平方向上的重叠区域的长度为d2，所述源电极（202）与所述栅电极（102）在水平方向上的重叠区域的长度d2的范围是3-20μm；所述漏电极（201）与所述栅电极（102）在水平方向上的重叠区域的长度范围是0-3μm；所述源电极（202）与所述氧化物半导体沟道层（104）间的接触是肖特基接触，所述漏电极（201）与所述氧化物半导体沟道层（104）间的接触是欧姆接触；所述栅电极（102）由Mo、MoW、 n++ Si、Ti、Al或者ITO中的任一种制成；所述氧化物半导体沟道层（104）由IGZO、IGO、ZTO、GZO、ZnO、In2O3、Cu2O或SnO2中的一种或多种制成；所述氧化物半导体沟道层（104）为n型沟道，所述漏电极材料选择功函数比n型氧化物半导体低的金属制成，所述源电极材料选择功函数比n型氧化物半导体高的金属制成。
2.根据权利要求1所述的氧化物半导体薄膜晶体管，其特征在于：所述漏电极（201）和所述源电极（202）之间的间隙d1的范围是1～20μm。
3.根据权利要求2所述的氧化物半导体薄膜晶体管，其特征在于：在所述源电极（202）和所述漏电极（201）之间位于所述氧化物半导体沟道层（104）上的位置设置与所述半导体氧化物沟道层（104）贴合的刻蚀阻挡层（301），所述刻蚀阻挡层（301）的长度比所述源电极（202）和所述漏电极（201）之间的间隙d1大1～5μm。
4.根据权利要求3所述的氧化物半导体薄膜晶体管，其特征在于：所述刻蚀阻挡层（301）为背沟道刻蚀型结构或阻挡刻蚀型结构中的一种。
5.根据权利要求4所述的氧化物半导体薄膜晶体管，其特征在于：所述刻蚀阻挡层（301）与所述氧化物半导体沟道层（104）贴合的另一面设置钝化层。
6.根据权利要求5所述的氧化物半导体薄膜晶体管，其特征在于：所述钝化层的厚度为100-400nm。
7.根据权利要求1-6中任一项所述氧化物半导体薄膜晶体管，其特征在于：所述基板（101）由单晶硅、玻璃或者柔性衬底制成。
8.根据权利要求7所述的氧化物半导体薄膜晶体管，其特征在于：
在所述基板（101）和所述栅电极（102）之间设置一层缓冲层。
9.根据权利要求8所述的氧化物半导体薄膜晶体管，其特征在于：所述缓冲层的厚度为100-400nm。
10.根据权利要求9所述的氧化物半导体薄膜晶体管，其特征在于：所述缓冲层由SiO2和/或Si3N4组成。
11.根据权利要求1-6中任一项所述的氧化物半导体薄膜晶体管，其特征在于：所述绝缘介质层（103）由SiO2、Si3N4或Al2O3中的一种或多种制成。
12.根据权利要求3-6中任一项所述的氧化物半导体薄膜晶体管，其特征在于：所述刻蚀阻挡层（301）由SiO2、Si3N4、TiO2、Al2O3或ZTSO中的一种或多种制成。
13.一种氧化物半导体薄膜晶体管，包括基板（101）和顺次设置在所述基板（101）上的栅电极（102）、绝缘介质层（103）以及氧化物半导体沟道层（104），所述绝缘介质层（103）使得所述栅电极（102）和所述氧化物半导体沟道层（104）绝缘，所述氧化物半导体沟道层（104）的上表面设置漏电极（201）和源电极（202），所述漏电极（201）和所述源电极（202）之间的间隙为d1，所述源电极（202）与所述栅电极（102）在水平方向上的重叠区域的长度为d2，所述源电极（202）与所述栅电极（102）在水平方向上的重叠区域的长度d2的范围是3-20μm;所述漏电极（201）与所述栅电极（102）在水平方向上的重叠区域的长度范围是0-3μm;所述源电极（202）与所述氧化物半导体沟道层（104）间的接触是肖特基接触，所述漏电极（201）与所述氧化物半导体沟道层（104）间的接触是欧姆接触；所述栅电极（102）由Mo、MoW、 n++ Si、Ti、Al或者ITO中的任一种制成；所述氧化物半导体沟道层（104）由IGZO、IGO、ZTO、GZO、ZnO、In2O3、Cu2O或SnO2中的一种或多种制成；所述氧化物半导体沟道层（104）为p型沟道，所述漏电极材料选择功函数比p型氧化物半导体高的金属制成，所述源电极材料选择功函数比p型氧化物半导体低的金属制成。
14.根据权利要求13所述的氧化物半导体薄膜晶体管，其特征在于：所述漏电极（201）和所述源电极（202）之间的间隙d1的范围是1～20μm。
15.根据权利要求14所述的氧化物半导体薄膜晶体管，其特征在于：在所述源电极（202）和所述漏电极（201）之间位于所述氧化物半导体沟道层（104）上的位置设置与所述半导体氧化物沟道层（104）贴合的刻蚀阻挡层（301），所述刻蚀阻挡层（301）的长度比所述源电极（202）和所述漏电极（201）之间的间隙d1大1～5μm。
16.根据权利要求15所述的氧化物半导体薄膜晶体管，其特征在于：所述刻蚀阻挡层（301）为背沟道刻蚀型结构或阻挡刻蚀型结构中的一种。
17.根据权利要求16所述的氧化物半导体薄膜晶体管，其特征在于：所述刻蚀阻挡层（301）与所述氧化物半导体沟道层（104）贴合的另一面设置钝化层。
18.根据权利要求17所述的氧化物半导体薄膜晶体管，其特征在于：所述钝化层的厚度为100-400nm。
19.根据权利要求13-18中任一项所述氧化物半导体薄膜晶体管，其特征在于：所述基板（101）由单晶硅、玻璃或者柔性衬底制成。
20.根据权利要求19所述的氧化物半导体薄膜晶体管，其特征在于：在所述基板（101）和所述栅电极（102）之间设置一层缓冲层。
21.根据权利要求20所述的氧化物半导体薄膜晶体管，其特征在于：所述缓冲层的厚度为100-400nm。
22.根据权利要求21所述的氧化物半导体薄膜晶体管，其特征在于：所述缓冲层由SiO2和/或Si3N4组成。
23.根据权利要求13-18中任一项所述的氧化物半导体薄膜晶体管，其特征在于：所述绝缘介质层（103）由SiO2、Si3N4或Al2O3中的一种或多种制成。
24.根据权利要求15-18中任一项所述的氧化物半导体薄膜晶体管，其特征在于：所述刻蚀阻挡层（301）由SiO2、Si3N4、TiO2、Al2O3或ZTSO中的一种或多种制成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210223163.7A CN102723367B (zh) | 2012-06-29 | 2012-06-29 | 一种氧化物半导体薄膜晶体管 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210223163.7A CN102723367B (zh) | 2012-06-29 | 2012-06-29 | 一种氧化物半导体薄膜晶体管 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102723367A CN102723367A (zh) | 2012-10-10 |
| CN102723367B true CN102723367B (zh) | 2015-02-11 |
Family
ID=46949083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210223163.7A Active CN102723367B (zh) | 2012-06-29 | 2012-06-29 | 一种氧化物半导体薄膜晶体管 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102723367B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103606563B (zh) * | 2013-10-22 | 2016-06-01 | 清华大学 | 无结型隧穿场效应晶体管及其形成方法 |
| CN104167365A (zh) | 2014-08-06 | 2014-11-26 | 京东方科技集团股份有限公司 | 金属氧化物薄膜晶体管、阵列基板及制作方法、显示装置 |
| CN104332500A (zh) * | 2014-09-04 | 2015-02-04 | 北京大学 | 一种阻变栅隧穿场效应晶体管及制备方法 |
| CN104576749A (zh) * | 2014-10-31 | 2015-04-29 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、阵列基板及显示装置 |
| CN104766880A (zh) * | 2015-04-07 | 2015-07-08 | 中国科学院合肥物质科学研究院 | p型铋锶钴氧化物半导体沟道薄膜晶体管及其制备方法 |
| JP6366828B2 (ja) * | 2015-04-28 | 2018-08-01 | 三菱電機株式会社 | トランジスタ、薄膜トランジスタ基板および液晶表示装置 |
| GB2571351A (en) * | 2018-02-27 | 2019-08-28 | Univ Manchester | Device and method |
| CN109166941B (zh) * | 2018-04-26 | 2020-07-24 | 湖南大学 | 一种能源转换器件 |
| GB201821084D0 (en) * | 2018-12-21 | 2019-02-06 | Univ Manchester | Device and method |
| CN109728098B (zh) * | 2019-01-03 | 2022-05-17 | 合肥鑫晟光电科技有限公司 | 薄膜晶体管、传感器、检测方法、检测装置及检测*** |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2938351B2 (ja) * | 1994-10-18 | 1999-08-23 | 株式会社フロンテック | 電界効果トランジスタ |
| US6303479B1 (en) * | 1999-12-16 | 2001-10-16 | Spinnaker Semiconductor, Inc. | Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts |
| US7763938B2 (en) * | 2002-08-07 | 2010-07-27 | Koninklijke Philips Electronics N.V. | Field effect transistor |
| US6833556B2 (en) * | 2002-08-12 | 2004-12-21 | Acorn Technologies, Inc. | Insulated gate field effect transistor having passivated schottky barriers to the channel |
| CN101771079A (zh) * | 2009-12-30 | 2010-07-07 | 复旦大学 | 一种源极为肖特基结的隧穿晶体管结构及其制造方法 |
-
2012
- 2012-06-29 CN CN201210223163.7A patent/CN102723367B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN102723367A (zh) | 2012-10-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
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|
| TR01 | Transfer of patent right |