RU2216851C2 - Итеративный декодер и способ итеративного декодирования для коммуникационной системы - Google Patents

Итеративный декодер и способ итеративного декодирования для коммуникационной системы Download PDF

Info

Publication number
RU2216851C2
RU2216851C2 RU2001117856A RU2001117856A RU2216851C2 RU 2216851 C2 RU2216851 C2 RU 2216851C2 RU 2001117856 A RU2001117856 A RU 2001117856A RU 2001117856 A RU2001117856 A RU 2001117856A RU 2216851 C2 RU2216851 C2 RU 2216851C2
Authority
RU
Russia
Prior art keywords
signal
output
decoder
decoding
errors
Prior art date
Application number
RU2001117856A
Other languages
English (en)
Other versions
RU2001117856A (ru
Inventor
Мин-Гоо КИМ
Беонг-Дзо КИМ
Янг-Хван ЛИ
Соон-Дзае ЧОЙ
Original Assignee
Самсунг Электроникс Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Самсунг Электроникс Ко., Лтд. filed Critical Самсунг Электроникс Ко., Лтд.
Publication of RU2001117856A publication Critical patent/RU2001117856A/ru
Application granted granted Critical
Publication of RU2216851C2 publication Critical patent/RU2216851C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2957—Turbo codes and decoding
    • H03M13/2975—Judging correct decoding, e.g. iteration stopping criteria
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

Изобретение относится к приемнику коммуникационной системы, в частности к устройству и способу декодирования входного сигнала. Технический результат заключается в создании итеративного декодера и способа итеративного декодирования для динамического определения необходимого числа итераций декодирования принятых данных. При этом итеративное декодирование останавливается немедленно, если множество выходных сигналов декодируются без ошибок и проверка ошибок не вызывает задержек в обработке, чем экономит ресурсы системы. 3 с. и 18 з.п. ф-лы, 3 ил.

Description

Область техники
Настоящее изобретение относится к приемнику коммуникационной системы, более конкретно к устройству и способу декодирования входного сигнала.
Предшествующий уровень техники
Передатчик в радиокоммуникационной системе, например спутниковой системе, или в системе стандарта W-CDMA, CDMA (MDKPK) 2000 может использовать код прямого исправления ошибок для обеспечения надежности передачи данных. В приемнике производится итеративное декодирование принятых данных, при котором выходной сигнал компонентного декодера подается в обратном направлении на вход декодирования. На выходе компонентного декодера получают не четко определенный сигнал, например сигнал высокого (+1) или низкого (-1) уровня, а "мягкую" величину (например, 0,7684, -0,6432...) сигнала.
Такая чередующаяся последовательность подается на вход второго компонентного декодера, который ее декодирует. Итеративный декодер состоит по меньшей мере из двух компонентных декодеров. Перемежитель, включенный между двумя компонентными декодерами меняет порядок битов в последовательности покадрового выхода от первого компонентного декодера, а обращенный перемежитель восстанавливает первоначальный порядок следования битов декодированного чередующегося сигнала.
Такой турбодекодер является наглядным примером итеративных канальных декодеров. Итеративные декодеры, такие как турбодекодер, обладают повышенной способностью исправления ошибок за счет многократных итераций декодирования.
В известном способе итеративного декодирования декодирование данных происходит заранее определенное количество раз без проверки возникновения ошибок во время итеративного декодирования. Наличие ошибок проверяется путем обращенного перемежителя декодирования сигнала с выхода обращенного перемежителя с жестким принятием решения.
Однако при общепринятом итеративном декодировании наибольший эффект обычно достигается во время первых двух или трех циклов декодирования, однако эта величина меняется в зависимости от параметров канала. Фактически способность к исправлению ошибок при итеративном декодировании может резко упасть после нескольких циклов декодирования. Более того, после определенного количества циклов итеративного декодирования ресурсы системы, такие как потребляемая мощность и задержка обработки, расходуются на достижение порогового прироста коэффициента усиления. Например, определенное количество циклов итеративного декодирования может вызвать осцилляцию сигнала из-за характеристик обратной связи итеративного декодера. Другими словами, данные с исправленными ошибками могут фактически начать генерировать ошибки при повторении декодирования.
Проблема порогового количества циклов итеративного декодирования (количество итераций, после которого может начаться генерирование ошибок) преодолевается путем выбора соответствующего количества итераций декодирования. Если можно определить, что вероятность исправления всех ошибок приблизительно равна единице, то итеративному декодеру нет необходимости продолжать декодирование входного сигнала. Момент завершения декодирования можно определить несколькими способами. Одним из них является контроль выхода декодера при помощи циклического избыточного кода (CRC). Поскольку контроль при помощи CRC не изменяет передаваемую информацию, при таком контроле исключена возможность генерирования ошибок в декодированной области. Однако перед конструктором систем всегда стоит задача ограничения дополнительных задержек, вызванных обработкой, которые появятся при использовании контроля на наличие ошибок при итеративном декодировании. Поэтому существует потребность в устройстве и способе ограничения количества итераций в итеративном декодере путем выполнения контроля на наличие ошибок в декодированных данных без внесения чрезмерных задержек обработки.
Раскрытие изобретения
В основу настоящего изобретения поставлена задача создания итеративного декодера и способа итеративного декодирования для динамического определения необходимого числа итераций декодирования принятых данных.
Настоящее изобретение также предусматривает создание итеративного декодера и способа итеративного декодирования, в которых выходной сигнал каждого компонентного декодера проверяется на наличие или отсутствие ошибок декодирования.
Настоящее изобретение также направлено на создание итеративного декодера и способа итеративного декодирования, в котором выходной сигнал каждого компонентного декодера проверяется на наличие или отсутствие ошибок декодирования и при котором декодирование останавливается немедленно в случае обнаружения отсутствия ошибок.
Настоящее изобретение также предусматривает создание итеративного декодера и способа итеративного декодирования, в котором задержка обработки минимизируется во время контроля выходного сигнала каждого компонентного декодера на наличие ошибки во время декодирования.
Настоящее изобретение также направлено на создание итеративного декодера и способа итеративного декодирования, в котором выходной сигнал каждого компонентного декодера непрерывно проверяется на наличие или отсутствие ошибок при декодировании и декодирование прекращается немедленно, если не было обнаружено ошибок.
Настоящее изобретение также предусматривает создание итеративного декодера и способа итеративного декодирования, в котором выходной сигнал каждого компонентного декодера непрерывно проверяется на наличие или отсутствие ошибок в момент, когда выходной сигнал компонентного декодера группируется в первоначальном порядке и декодирование прекращается немедленно, если не было обнаружено ошибок.
Настоящее изобретение также направлено на создание итеративного декодера и способа итеративного декодирования, в котором каждый компонентный декодер работает в непрерывном режиме, один кадр проверяется на наличие ошибок одновременно с завершением декодирования этого кадра в первом компонентном декодере и декодирование немедленно прекращается, если ошибок не обнаружено.
Вышеуказанная задача решается за счет создания итеративного декодера. В итеративном декодере первый сумматор имеет первый порт для приема символов информации и второй порт; первый компонентный декодер соединен с первым сумматором для приема первых символов четности и декодирования информационных символов с использованием первых символов четности и выходного сигнала первого сумматора; первое вычитающее устройство имеет третий порт для получения сигнала с выхода первого компонентного декодера и четвертый порт; перемежитель, соединенный с выходом первого вычитающего устройства для перемежения декодированных информационных символов, полученных от первого компонентного декодера; второй компонентный декодер принимает сигнал с выхода перемежителя и вторые символы четности и декодирует информационные символы на выходе перемежителя с использованием полученных сигналов; обращенный перемежитель обращает перемеженный сигнал с выхода второго компонентного декодера.
Второе вычитающее устройство имеет пятый порт для приема сигнала с выхода обращенного перемежителя и шестой порт для приема инвертированного сигнала с выхода первого вычитающего устройства, при этом выход второго вычитающего устройства соединен со вторым портом, а инвертированный выходной сигнал второго вычитающего устройства подается на четвертый порт; логическое устройство преобразует декодированные символы, полученные от первого компонентного декодера в двоичные информационные биты; детектор ошибок проверяет наличие ошибок в двоичных информационных битах, полученных от логического устройства, и генерирует сигнал об отсутствии ошибок, если никаких ошибок не обнаружено; и выходной буфер хранит двоичные информационные биты, полученные от логического устройства, и выводит хранимые двоичные информационные биты в ответ на сигнал об отсутствии ошибок.
Способ итеративного декодирования с заранее определенным максимальным числом итераций, содержащий этапы, при которых итеративно декодируют входной блок данных фиксированного формата, до достижения заранее определенного числа итераций проверяют декодированные данные блока на ошибки и выводят декодированный блок в случае отсутствия ошибок.
Краткое описание чертежей
В дальнейшем настоящее изобретение поясняется описанием вариантов его осуществления со ссылками на прилагаемые чертежи, на которых:
фиг. 1 изображает блок-схему итеративного декодера с кодовым отношением 1/3 по одному из вариантов осуществления настоящего изобретения;
фиг.2 - блок-схему устройства проверки на ошибки, показанного на фиг.1,
фиг. 3 - диаграмму, иллюстрирующую способ итеративного декодирования по одному из вариантов осуществления настоящего изобретения.
Лучший вариант осуществления настоящего изобретения
Ниже следует описание предпочтительного варианта осуществления настоящего изобретения со ссылками на прилагаемые чертежи. При этом не приводится подробное описание хорошо известных функций и конструкций, с целью избежать перегрузки описания излишними деталями.
Согласно фиг.3, первый, второй и третий входные сигналы являются сигналами демодулированными и квантованными в демодуляторе (не показан) приемника (не показан). Первый, второй и третий сигналы являются соответственно систематическим сигналом ХK сигналом четности Y1K и другим сигналом четности Y2K. Второй и третий входные сигналы представляют собой избыточные величины, складываемые с первоначальными данными для коррекции ошибок и турбокодируемые и перемежаемые в передатчике.
Первый и второй компонентные декодеры 120 и 150 соответственно могут работать в непрерывном режиме. В качестве первого и второго компонентных декодеров 120 и 150 могут использоваться декодеры RESOVA (Register Exchange Soft Output Viterbi Algorithm, алгоритм декодирования Витерби с обменом данными между регистрами и "мягким" выводом). Для ввода каждой "мягкой" величины сигнала из группы битов, например, кадра, первый и второй компонентный декодеры 120 и 150 последовательно выводят каждую "мягкую" величину декодированного сигнала. В непрерывном режиме первый и второй компонентные декодеры 120 и 150 выводят одну "мягкую" величину сигнала на каждую введенную на другом конце "мягкую" величину сигнала без задержки, если задержка соответствует размеру первоначального окна или глубина декодирования D не учитывается. Каждая декодированная "мягкая" величина сигнала, выводимая с первого компонентного декодера, преобразуется в величину с высоким или низким значением на определителе 185, в котором используется жесткая логика, и затем без задержки подается на устройство 190 проверки ошибок. Устройство 190 может быть устройством контроля с помощью циклического избыточного кода (CRC).
Поскольку величины сигнала подаются без какой-либо задержки, устройство 190 проверки ошибок завершает проверку одного кадра "мягких" величин сигнала в тот момент, когда первый компонентный декодер 120 полностью декодирует этот же кадр "мягких" величин сигнала. То есть, каждая "мягкая" величина декодированного сигнала, выводимая с первого компонентного декодера 120 преобразуется в величину высокого или низкого уровня по жесткой логике в определителе 185 и затем побитно подается на устройство 190 проверки ошибок. Значение выходного сигнала определителя 185 хранится в выходном буфере 195. С точки зрения аппаратной части, первый компонентный декодер 120 выводит одну декодированную "мягкую" величину сигнала при каждом такте и подает ее на каждый регистр устройства 190 проверки ошибок без какой-либо задержки. Поэтому декодирование одного кадра в первом компонентном декодере 120 завершается одновременно с проверкой ошибок в кадре устройством 190.
Если во входном кадре ошибок не обнаружено, устройство 190 проверки ошибок останавливает режим итеративного декодирования и выводит декодированный кадр, хранящийся в выходном буфере 195. С другой стораны, при обнаружении ошибки, устройство 190 проверки ошибок вновь выполняет проверку на наличие ошибок во время декодирования во втором компонентном декодере 150. Итеративное декодирование может осуществляться с использованием заранее определенного количества итераций.
Сумматор 110 складывает сигнал ХK с внешним сигналом ЕХТ2 подаваемом по контуру обратной связи от второго вычитающего устройства 170. Сигнал ЕХТ2 не существует при первоначальном декодировании и является компонентом сигнала, полученным в результате декодирования во втором компонентном декодере 150. Суммарный сигнал (ХK+ЕХТ2) с выхода первого сумматора 110 и сигнала Y1K первый компонентный декодер 120 выводит первичный декодированный сигнал, содержащий компоненты ХK, ЕХТ1 и ЕХТ2. Первое вычитающее устройство 130 вычитает компоненту ЕХТ2 из выходного сигнала первого компонентного декодера 120. То есть, в узле NA сигнал состоит из компонентов ХK и ЕХТ1. Логическое устройство 185 преобразует выходной сигнал первого компонентного декодера 120 (содержащий компоненты ХK, ЕХТ1 и ЕХТ2), с восстановленным первоначальным порядком величин данных в высокие или низкие значения данных с применением жесткой логики и без задержки подает преобразованные величины на устройство 190 проверки ошибок.
Перемежитель 140 меняет порядок битов в сигнале (ХK+ЕХТ1), полученный с первого вычитающего устройства 130 методом перемежения и выводит перемеженный сигнал, содержащий компоненты ХK и ЕХТ1. Второй компонентный декодер 150 декодирует сигнал с выхода перемежителя 140 и Y2K, и выводит вторичный декодированный сигнал, содержащий компоненты ХK, ЕХТ1 и ЕХТ2. Обращенный перемежитель 160 восстанавливает первоначальный порядок данных в сигнале с выхода второго компонентного декодера 150 путем обращенного перемежения. Второе вычитающее устройство 170 вычитает сигнал (ХK и EXT1) на узле NA из восстановленного декодированного "мягкого" сигнала, содержащего компоненты ХK, ЕХТ1 и ЕХТ2, принятого от обращенного перемежителя 160. Разностный сигнал подается по контуру обратной связи как внешний информационный сигнал ЕХТ1 на первый сумматор 110.
После того как обращенный перемежитель восстанавливает первоначальный порядок данных в компоненте ХK путем обращенного перемежения вывода второго компонентного декодера, как указано выше, устройство 190 проверки ошибок может проверять наличие ошибок в выводе обращенного перемежителя 160, полученного через логическое устройство 180.
Во время вышеописанного процесса итеративного декодирования "мягкие" величины сигнала, выводимого с первого или второго компонентного декодера 120 или 150, в целом имеют улучшенные характеристики наличия ошибок. Устройство 190 проверки ошибок проверяет наличие ошибок на выходе каждого компонентного декодера до тех пор, пока сигнал на выходе одного из декодеров в определенный момент не окажется "безошибочным". Когда это происходит, устройство 190 проверки ошибок останавливает процесс итеративного декодирования и с выхода выходного буфера 195 снимают не содержащий ошибок декодированный сигнал. То есть, если декодированные данные не содержат ошибок еще до достижения заранее определенного числа итераций декодирования, итеративное декодирование останавливается и не содержащие ошибок декодированные данные выводятся и вводится следующий кадр.
В итеративном декодере, показанном на фиг.1, проверка на наличие ошибок выходного сигнала каждого компонентного декодера может происходить одновременно без дополнительной задержки в аппаратных средствах. Если при проверке ошибок не обнаруживается, итеративное декодирование может быть остановлено немедленно. Следовательно, предотвращается избыточное декодирование и, тем самым, избыточное использование ресурсов системы и возникновение ошибок, вызываемых чрезмерным декодированием.
Обращенный перемежитель 160 восстанавливает первоначальный порядок данных в выходном сигнале второго декодера 150 с помощью обращенного перемежения до того, как сигнал с выхода второго декодера 150 будет проверен на наличие ошибок на устройстве 190 проверки ошибок. Следовательно, устройство 190 проверки ошибок может проверять сигнал с выхода второго компонентного декодера 150 после задержки в один кадр. Выходной сигнал итеративного декодера подвергается проверке на наличие ошибок, когда восстанавливается первоначальный порядок данных.
На фиг. 2 показана блок-схема работы устройства 190 проверки ошибок по фиг. 1 согласно предпочтительному варианту осуществления настоящего изобретения. Предполагается, что устройство проверки ошибок 190 является устройством, использующим циклический избыточный код.
Как показано на фиг.2, устройство проверки ошибок состоит из сдвиговых регистров 232-238, включенных последовательно. Полиномиальные коэффициенты циклического избыточного кода с G1 222 по G15 226 присутствуют в виде 0 или 1. Вентили XOR 212-218 подвергают логической операции "исключающее ИЛИ" указанные коэффициенты и выходные сигналы сдвиговых регистров. Когда номер такта равен 0, на выходе первого компонентного декодера 120 нет данных и устройство проверки ошибок не задействовано. Когда номер такта равен D, где D соответствует глубине декодирования первого компонентного декодера 120, устройство проверки ошибок проверяет сигнал на выходе первого компонентного декодера 120, сдвигая его побитно как показано на фиг. 2. То есть сигнал с выхода первого компонентного декодера подается на сдвиговый регистр при каждом такте и одновременно устройство проверки ошибок с помощью циклического избыточного кода рассчитывает остаток при делении кода сигнала на производящий многочлен. Следовательно, устройство проверки ошибок может проверять ошибки в кадре одновременно с завершением декодирования этого кадра первым компонентным декодером.
Подробное описание работы устройства проверки ошибок с помощью циклического избыточного кода приведено в публикации Error Control Coding: Fundamentals and Applications, Shu Lin and Daniel J. Costello Jr., Prentice Hall, p.99.
На фиг.3. показан алгоритм, иллюстрирующий работу способа декодирования согласно предпочтительному варианту осуществления настоящего изобретения.
Как показано на фиг.3, на этапе 310 устройство 190 проверки ошибок инициализируется под управлением контроллера. Инициализация устройства 190 проверки ошибок эквивалентна инициализации сдвиговых регистров. На этапе 320 контроллер устанавливает порядковый номер итерации на 1 и первый компонентный декодер декодирует входные "мягкие" величины сигнала и последовательно на этапе: 330 выводит декодированные "мягкие" величины. Одновременно устройство 190 проверки ошибок получает без задержки вывод полученный с помощью жесткой логики выходной сигнал с первого компонентного декодера 120 и проверяет наличие ошибок в принятом сигнале под управлением контроллера. Таким образом, декодирование и проверка на ошибки одного кадра завершаются одновременно в первом компонентном декодере 120 и в устройстве 190 проверки ошибок соответственно.
Если на этапе 340 устройство 190 проверки ошибок не обнаруживает ошибок, оно останавливает итеративное декодирование и выводит один декодированный кадр через выходной буфер 195 под управлением контроллера на этапе 390. С другой стороны, если на этапе 340 существует ошибка, второй компонентный декодер 150 декодирует кадр "мягких" величин сигнала под управлением контроллера и на этапе 350 последовательно выводит декодированные "мягкие" величины сигнала. Устройство 190 проверки ошибок под управлением контроллера проверяет ошибки на выходе обращенного перемежителя, обработанном методом жесткой логики, т.е. на выходе второго компонентного декодера 150. Если на этапе 360 не возникает ошибок, устройство 190 проверки ошибок под управлением контроллера переходит к этапу 390. Если на этапе 360 обнаруживаются ошибки, контроллер на шаге 370 определяет, превышает ли текущий номер итерации максимально допустимое число. Если этот номер равен или превышает максимально допустимое число итераций, контроллер стирает содержимое выходного буфера 195. В противном случае, контроллер на этапе 380 осуществляет приращение номера итерации на единицу и возвращается к этапу 330.
Согласно итеративному декодеру и способу итеративного декодирования согласно предпочтительному варианту осуществления настоящего изобретения, описанному выше, итеративное декодирование останавливается немедленно, если множество выходных сигналов декодируются без ошибок и проверка ошибок не вызывает задержек в обработке, чем экономит ресурсы системы.
Несмотря на то, что изобретение было описано со ссылками на конкретный вариант осуществления, специалистам в данной области техники представляется очевидным, что в него могут быть внесены различные изменения, касающиеся формы и деталей, не выходящие за рамки изобретения, определяемые прилагаемой формулой изобретения.

Claims (21)

1. Итеративный декодер, содержащий первый сумматор, имеющий первый порт для приема информационных символов и второй порт для приема внешнего информационного сигнала ЕХТ2; первый компонентный декодер для приема первых символов четности и для декодирования информационных символов с использованием первых символов четности и выходного сигнала первого сумматора; первое вычитающее устройство, имеющее третий порт для приема сигнала с выхода первого компонентного декодера и четвертый порт для приема инвертирующего внешнего информационного сигнала ЕХТ2; перемежитель, соединенный с выходом первого вычитающего устройства для перемежения декодированных информационных символов, принятых от первого компонентного декодера; второй компонентный декодер для приема сигнала с выхода перемежителя и вторых символов четности и для декодирования информационных символов, поступающих с выхода перемежителя с использованием полученных сигналов; обращенный перемежитель для обращенного перемежения сигнала с выхода второго компонентного декодера; второе вычитающее устройство, имеющее пятый порт для приема сигнала с выхода обращенного перемежителя и шестой порт для приема инвертированного сигнала с выхода первого вычитающего устройства; при этом выходной сигнал второго вычитающего устройства подается на второй порт, а инвертированный выходной сигнал подается на четвертый порт; логическое устройство для преобразования выходного сигнала первого компонентного декодера в биты двоичной информации путем принятия жестких логических решений; детектор ошибок для проверки ошибок в битах двоичной информации, полученных от логического устройства и для генерирования сигнала отсутствия ошибок, если ошибок не обнаружено, и выходной буфер для хранения битов двоичной информации, полученных из логического устройства и для вывода хранящихся битов двоичной информации в ответ на сигнал отсутствия ошибок.
2. Декодер по п. 1, отличающийся тем, что первый и второй компонентные декодеры работают в непрерывном режиме.
3. Декодер по п. 1, отличающийся тем, что детектор ошибок является устройством проверки ошибок по циклическому избыточному коду.
4. Устройство итеративного декодирования с заранее определенным максимальным числом итераций, содержащее итеративный декодер для декодирования сигналов входного кадра и для вывода декодированных данных кадра до достижения заранее определенного количества итераций и детектор ошибок для обнаружения ошибок в декодированных данных кадра, полученных от итеративного декодера, при этом производят проверку ошибок в декодированных данных кадра и при отсутствии ошибок останавливают режим итеративного декодирования и декодированные данные кадра выводятся.
5. Устройство по п. 4, в котором декодированные данные кадра являются выходными данными, по меньшей мере, одного компонентного декодера в инеративном декодере, имеющем два декодера.
6. Устройство по п. 4, отличающееся тем, что детектор ошибок выполнен с возможностью проверки ошибок в декодированных данных кадра по мере восстановления первоначального порядка данных в декодированном кадре.
7. Устройство по п. 5, отличающееся тем, что детектор ошибок выполнен с возможностью проверки ошибок в декодированных данных кадра первого компонентного декодера итеративного декодера.
8. Устройство по п. 4, отличающееся тем, что итеративный декодер содержит первый сумматор, имеющий первый порт для приема символов информации и второй порт для приема внешнего информационного сигнала ЕХТ2; первый компонентный декодер для приема первых символов четности и для декодирования информационных символов с использованием первых символов четности и выходного сигнала первого сумматора; первое вычитающее устройство, имеющее третий порт для приема сигнала с выхода первого компонентного декодера и четвертый порт для приема инвертированного внешнего информационного сигнала ЕХТ2; перемежитель, соединенный с выходом первого вычитающего устройства для перемежения декодированных информационных символов, полученных от первого компонентного декодера; второй компонентный декодер для приема сигнала с выхода перемежителя и вторых символов четности и для декодирования информационных символов, полученных от перемежителя с использованием полученных сигналов; обращенный перемежитель для обращенного перемежения сигнала с выхода второго компонентного декодера и второе вычитающее устройство, имеющее пятый порт для приема сигнала с выхода обращенного перемежителя и шестой порт для приема инвертированного сигнала с выхода первого вычитающего устройства, при этом второе вычитающее устройство имеет выход, подключенный ко второму порту, и инвертированный выход, подключенный к четвертому порту.
9. Устройство по п. 8, отличающееся тем, что детектор ошибок выполнен с возможностью проверки ошибок в выходном сигнале первого компонентного декодера.
10. Устройство по п. 8, отличающееся тем, что первый и второй компонентные декодеры работают в непрерывном режиме.
11. Устройство по п. 8, отличающееся тем, что детектор ошибок является устройством проверки ошибок по циклическому избыточному коду.
12. Устройство по п. 8, отличающееся тем, что детектор ошибок выполнен с возможностью проверки ошибок в выходном сигнале обращенного перемежителя.
13. Устройство по п. 8, отличающееся тем, что детектор ошибок принимает выходной сигнал либо с первого компонентного декодера, либо с обращенного перемежителя и проверяет ошибки в каждом выходном сигнале.
14. Способ итеративного декодирования для итеративного декодера с заранее определенным максимальным количеством итераций, согласно которому итеративно декодируют сигнал входного кадра; проверяют ошибки в декодированных данных кадра до достижения заранее определенного количества итераций и в случае отсутствия ошибок останавливают режим итеративного декодирования и выводят декодированный кадр.
15. Способ по п. 14, отличающийся тем, что декодированные данные кадра являются выходным сигналом, по меньшей мере, одного компонентного декодера итеративного декодера.
16. Способ по п. 15, отличающийся тем, что проверку ошибок выполняют в декодированных данных кадра по мере восстановления первоначального порядка данных кадра.
17. Способ по п. 15, отличающийся тем, что проверку ошибок выполняют в декодированных данных кадра первого компонентного декодера итеративного декодера.
18. Способ по п. 14, отличающийся тем, что на этапе итеративного декодирования суммируют информационные символы и внешний информационный сигнал ЕХТ2; осуществляют первое декодирование информационных сигналов с использованием первых символов четности и информационных символов, суммированных с внешним информационным сигналом ЕХТ2; вычитают прошедшие первое декодирование информационные символы и инвертированный внешний информационный сигнал ЕХТ2; перемежают прошедшие первое декодирование символы, из которых вычтен инвертированный внешний информационный сигнал ЕХТ2; выполняют второе декодирование, используя перемеженные информационные символы и вторые символы четности, и обращенно перемежают информационные символы, прошедшие второе декодирование.
19. Способ по п. 18, отличающийся тем, что проверку ошибок осуществляют с использованием сигнала с выхода первого компонентного декодера.
20. Способ по п. 18, отличающийся тем, что первый и второй компонентные декодеры работают в непрерывном режиме.
21. Способ по п. 18, отличающийся тем, что проверку ошибок осуществляют с использованием сигнала с выхода обращенного перемежителя.
RU2001117856A 1998-12-31 1999-12-30 Итеративный декодер и способ итеративного декодирования для коммуникационной системы RU2216851C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019980062709A KR100321978B1 (ko) 1998-12-31 1998-12-31 통신시스템에서반복복호장치및방법
KR1998/62709 1998-12-31

Publications (2)

Publication Number Publication Date
RU2001117856A RU2001117856A (ru) 2003-06-10
RU2216851C2 true RU2216851C2 (ru) 2003-11-20

Family

ID=19569326

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2001117856A RU2216851C2 (ru) 1998-12-31 1999-12-30 Итеративный декодер и способ итеративного декодирования для коммуникационной системы

Country Status (10)

Country Link
US (1) US6615385B1 (ru)
EP (2) EP1147610B1 (ru)
JP (1) JP3449987B2 (ru)
KR (1) KR100321978B1 (ru)
CN (2) CN1536767B (ru)
AU (1) AU761792B2 (ru)
BR (1) BR9916593A (ru)
CA (1) CA2354580C (ru)
RU (1) RU2216851C2 (ru)
WO (1) WO2000041312A1 (ru)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7716561B2 (en) 2004-03-31 2010-05-11 Intel Corporation Multi-threshold reliability decoding of low-density parity check codes
US7903770B2 (en) 2001-06-06 2011-03-08 Qualcomm Incorporated Method and apparatus for canceling pilot interference in a wireless communication system
US8099123B2 (en) 2004-12-23 2012-01-17 Qualcomm Incorporated Adaptation of transmit subchannel gains in a system with interference cancellation
US8385388B2 (en) 2005-12-06 2013-02-26 Qualcomm Incorporated Method and system for signal reconstruction from spatially and temporally correlated received samples
US8406695B2 (en) 2004-12-23 2013-03-26 Qualcomm Incorporated Joint interference cancellation of pilot, overhead and traffic channels
US8422955B2 (en) 2004-12-23 2013-04-16 Qualcomm Incorporated Channel estimation for interference cancellation
US8442441B2 (en) 2004-12-23 2013-05-14 Qualcomm Incorporated Traffic interference cancellation
US8472877B2 (en) 2005-10-24 2013-06-25 Qualcomm Incorporated Iterative interference cancellation system and method
US8611311B2 (en) 2001-06-06 2013-12-17 Qualcomm Incorporated Method and apparatus for canceling pilot interference in a wireless communication system

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1919087A1 (en) * 1999-03-01 2008-05-07 Fujitsu Limited Turbo decoder
US6810502B2 (en) * 2000-01-28 2004-10-26 Conexant Systems, Inc. Iteractive decoder employing multiple external code error checks to lower the error floor
FR2805106A1 (fr) * 2000-02-14 2001-08-17 Mitsubishi Electric Inf Tech Procede de transmission numerique de type a codage correcteur d'erreurs
US7184486B1 (en) 2000-04-27 2007-02-27 Marvell International Ltd. LDPC encoder and decoder and method thereof
US6888897B1 (en) * 2000-04-27 2005-05-03 Marvell International Ltd. Multi-mode iterative detector
JP2002111512A (ja) * 2000-09-29 2002-04-12 Sony Corp 復号装置及び方法、並びにデータ受信装置及び方法
KR100369561B1 (ko) * 2000-11-08 2003-01-29 학교법인 한국정보통신학원 터보 코드용 인코더 및 디코더
JP3540224B2 (ja) 2001-03-06 2004-07-07 シャープ株式会社 ターボ復号器とターボ復号方法及びその方法を記憶した記憶媒体
KR100464360B1 (ko) * 2001-03-30 2005-01-03 삼성전자주식회사 고속 패킷 데이터 전송 이동통신시스템에서 패킷 데이터채널에 대한 효율적인 에너지 분배 장치 및 방법
US6691263B2 (en) * 2001-05-03 2004-02-10 Agere Systems Inc. Interative decoding based on dominant error events
JP4198904B2 (ja) * 2001-06-11 2008-12-17 富士通株式会社 記録再生装置、信号復号回路、エラー訂正方法、及び反復型復号器
JP3730885B2 (ja) * 2001-07-06 2006-01-05 株式会社日立製作所 誤り訂正ターボ符号の復号器
US7023936B2 (en) * 2001-10-29 2006-04-04 Intel Corporation Method and apparatus for decoding lattice codes and multilevel coset codes
JP3889286B2 (ja) * 2002-01-31 2007-03-07 三菱電機株式会社 復号方法、復号装置及びディジタル伝送システム
KR100516586B1 (ko) * 2002-12-10 2005-09-22 삼성전자주식회사 부호 분할 다중 접속 이동 통신 시스템의 오류 정정 장치및 방법
WO2004068491A1 (ja) * 2003-01-30 2004-08-12 Fujitsu Limited データ記録再生システム及び方法
US6995693B1 (en) * 2003-12-04 2006-02-07 Rockwell Collins, Inc. Method and apparatus for multiple input diversity decoding
JP4321394B2 (ja) * 2004-07-21 2009-08-26 富士通株式会社 符号化装置、復号装置
US7747923B2 (en) * 2004-08-26 2010-06-29 Teranetics, Inc. Low-power receiver decoding
JP2006115145A (ja) 2004-10-14 2006-04-27 Nec Electronics Corp 復号装置及び復号方法
US7712013B2 (en) * 2005-03-18 2010-05-04 Intel Corporation Block decoding methods and apparatus
CN1988431B (zh) * 2005-12-21 2010-12-08 美国博通公司 信号处理的方法及***
US7752523B1 (en) * 2006-02-13 2010-07-06 Marvell International Ltd. Reduced-complexity decoding of parity check codes
US20080013559A1 (en) * 2006-07-14 2008-01-17 Smith Donald L Systems and methods for applying back-pressure for sequencing in quality of service
JP2008085939A (ja) * 2006-09-29 2008-04-10 Oki Electric Ind Co Ltd 通信装置
US8122314B1 (en) 2006-11-08 2012-02-21 Marvell International Ltd. Defect recovery for iteratively-decoded data channel
US8024644B2 (en) * 2006-11-14 2011-09-20 Via Telecom Co., Ltd. Communication signal decoding
EP2187525B1 (en) * 2007-08-07 2014-03-12 Fujitsu Limited Error detection device, and error correction/error detection decoding device and method
US20090135951A1 (en) * 2007-11-28 2009-05-28 Legend Silicon Corp Method and apparatus for power control techniques in an ofdm based receiver
KR20090126829A (ko) 2008-06-05 2009-12-09 삼성전자주식회사 반복 복호 방법과 반복 복호 장치
US8311161B2 (en) 2009-06-19 2012-11-13 Xilinx, Inc. Sphere detector performing depth-first search until terminated
US8826105B2 (en) * 2012-04-12 2014-09-02 Lsi Corporation Data processing system with out of order transfer
MY191154A (en) * 2014-02-11 2022-06-02 Huawei Tech Co Ltd Channel decoding method and apparatus, and distributed decoder
US9287900B2 (en) * 2014-07-10 2016-03-15 International Business Machines Corporation Decoding of product codes
US10067861B2 (en) 2016-02-19 2018-09-04 International Business Machines Corporation Efficient software testing
CN111970008B (zh) * 2020-08-28 2022-05-24 苏州浪潮智能科技有限公司 一种涡轮码解码器及软输入软输出方法、设备和存储介质

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4271520A (en) 1979-06-25 1981-06-02 Motorola, Inc. Synchronizing technique for an error correcting digital transmission system
CA2020899C (en) * 1989-08-18 1995-09-05 Nambirajan Seshadri Generalized viterbi decoding algorithms
US5204416A (en) * 1990-04-17 1993-04-20 Raychem Corporation Crosslinked fluorinated poly(arylene ether)
US5392299A (en) * 1992-01-15 1995-02-21 E-Systems, Inc. Triple orthogonally interleaed error correction system
US5734962A (en) 1996-07-17 1998-03-31 General Electric Company Satellite communications system utilizing parallel concatenated coding
KR19990012821A (ko) * 1997-07-31 1999-02-25 홍성용 전자기파 흡수체 조성물과 이의 제조 방법, 전자기파 흡수용도료 조성물과 이의 제조 방법 및 이의 도포 방법
KR100557177B1 (ko) 1998-04-04 2006-07-21 삼성전자주식회사 적응 채널 부호/복호화 방법 및 그 부호/복호 장치
US6292918B1 (en) * 1998-11-05 2001-09-18 Qualcomm Incorporated Efficient iterative decoding
US6233709B1 (en) * 1998-12-07 2001-05-15 Nokia Mobile Phones Ltd. Dynamic iterative decoding for balancing quality of service parameters

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7903770B2 (en) 2001-06-06 2011-03-08 Qualcomm Incorporated Method and apparatus for canceling pilot interference in a wireless communication system
US8611311B2 (en) 2001-06-06 2013-12-17 Qualcomm Incorporated Method and apparatus for canceling pilot interference in a wireless communication system
US8644264B2 (en) 2001-06-06 2014-02-04 Qualcomm Incorporated Method and apparatus for canceling pilot interference in a wireless communication system
US7716561B2 (en) 2004-03-31 2010-05-11 Intel Corporation Multi-threshold reliability decoding of low-density parity check codes
US8099123B2 (en) 2004-12-23 2012-01-17 Qualcomm Incorporated Adaptation of transmit subchannel gains in a system with interference cancellation
US8406695B2 (en) 2004-12-23 2013-03-26 Qualcomm Incorporated Joint interference cancellation of pilot, overhead and traffic channels
US8422955B2 (en) 2004-12-23 2013-04-16 Qualcomm Incorporated Channel estimation for interference cancellation
US8442441B2 (en) 2004-12-23 2013-05-14 Qualcomm Incorporated Traffic interference cancellation
US8472877B2 (en) 2005-10-24 2013-06-25 Qualcomm Incorporated Iterative interference cancellation system and method
US8385388B2 (en) 2005-12-06 2013-02-26 Qualcomm Incorporated Method and system for signal reconstruction from spatially and temporally correlated received samples

Also Published As

Publication number Publication date
CN1332905A (zh) 2002-01-23
EP1147610B1 (en) 2020-02-26
BR9916593A (pt) 2001-09-25
US6615385B1 (en) 2003-09-02
KR20000046034A (ko) 2000-07-25
JP3449987B2 (ja) 2003-09-22
CN1536767B (zh) 2010-04-28
CN1138346C (zh) 2004-02-11
CA2354580A1 (en) 2000-07-13
CA2354580C (en) 2005-07-05
CN1536767A (zh) 2004-10-13
EP1147610A1 (en) 2001-10-24
EP1147610A4 (en) 2005-10-19
AU1895800A (en) 2000-07-24
AU761792B2 (en) 2003-06-12
WO2000041312A1 (en) 2000-07-13
EP1942579A1 (en) 2008-07-09
KR100321978B1 (ko) 2002-07-02
JP2002534892A (ja) 2002-10-15

Similar Documents

Publication Publication Date Title
RU2216851C2 (ru) Итеративный декодер и способ итеративного декодирования для коммуникационной системы
AU2002217598B2 (en) Apparatus and method for stopping iterative decoding in a CDMA mobile communication system
US7929646B2 (en) Map decoder with bidirectional sliding window architecture
US7461324B2 (en) Parallel processing for decoding and cyclic redundancy checking for the reception of mobile radio signals
US7454684B2 (en) Apparatus and method for turbo decoder termination
US6920600B2 (en) Dual chien search blocks in an error-correcting decoder
EP0355850B1 (en) Sequential decoder
US8365054B2 (en) Soft reed-solomon decoder based on error-and-erasure reed-solomon decoder
KR20040075953A (ko) 에러 정정 디코더용 치엔 탐색 셀
JPH0316046B2 (ru)
CA2198194A1 (en) Viterbi decoding method and viterbi decoding circuit
US10826541B2 (en) Convolutional code decoder and convolutional code decoding method
JP3512176B2 (ja) ターボ復号装置およびターボ復号における復号の繰返し回数の制御方法
JP2001230677A (ja) ターボ復号器
US7584407B2 (en) Decoder and method for performing decoding operation using map algorithm in mobile communication system
US7155656B1 (en) Method and system for decoding of binary shortened cyclic code
US7123668B2 (en) Simple detector and method for QPSK symbols
JPH0118608B2 (ru)
KR100267370B1 (ko) 길쌈 부호를 위한 낮은 복잡도를 가지는 오증 검색 에러 추정 복호기
KR19980066078A (ko) 수신 데이터의 오류를 검출하는 회로 및 방법
Mohamed et al. High Data Rate Pipelined Adaptive Viterbi Decoder Implementation