JP3961028B2 - データフロープロセッサ（ｄｆｐ）の自動的なダイナミックアンロード方法並びに２次元または３次元のプログラミング可能なセルストラクチャを有するモジュール（ｆｐｇａ，ｄｐｇａ等） - Google Patents
データフロープロセッサ（ｄｆｐ）の自動的なダイナミックアンロード方法並びに２次元または３次元のプログラミング可能なセルストラクチャを有するモジュール（ｆｐｇａ，ｄｐｇａ等） Download PDFInfo
- Publication number
- JP3961028B2 JP3961028B2 JP52953898A JP52953898A JP3961028B2 JP 3961028 B2 JP3961028 B2 JP 3961028B2 JP 52953898 A JP52953898 A JP 52953898A JP 52953898 A JP52953898 A JP 52953898A JP 3961028 B2 JP3961028 B2 JP 3961028B2
- Authority
- JP
- Japan
- Prior art keywords
- configuration
- memory
- data
- write
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17748—Structural details of configuration resources
- H03K19/17752—Structural details of configuration resources for hot reconfiguration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17748—Structural details of configuration resources
- H03K19/17756—Structural details of configuration resources for partial configuration or partial reconfiguration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17748—Structural details of configuration resources
- H03K19/17758—Structural details of configuration resources for speeding up configuration or reconfiguration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17748—Structural details of configuration resources
- H03K19/1776—Structural details of configuration resources for memories
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
発明の背景
従来の技術
今日使用されているプログラミング可能なモジュール（ＤＦＰ=Datenfluβprozessoren，ＦＰＧＡ＝Field Programmable Gate Arrays）は２つの異なった形式においてプログラミングすることができる：
１．１回限り、即ちプログラミング後、コンフィギュレーションをもはや変更することはできない。従って、モジュールのすべてのコンフィギュレーション化されたエレメントは、使用されている時間間隔全体にわたって同じ機能を実施する。
２．作動中、即ち、コンフィギュレーションは、モジュールの組み込み後、コンフィギュレーションファイルのロードによって、使用のスタート開始時に変更することができる。大抵のモジュール（殊に、ＦＰＧＡモジュール）は、作動期間中、これ以上は再コンフィギュレーションは行われない。再コンフィギュレーション化可能なモジュールでは、再コンフィギュレーションを行う期間のデータの引き続く処理は大抵は可能ではなくかつ所要時間は著しく大きすぎる。
プログラミング可能なモジュールには、ハードウェアインタフェースによってモジュールのコンフィギュレーションデータがロードされる。この過程は緩慢でかつ大抵、コンフィギュレーションデータがファイルされている外部メモリに対して、制限された帯域幅に基づいて、数百ミリ秒を必要とする。その後、プログラミング可能なモジュールは、コンフィギュレーションファイルにおいて記述されているような所望の／プログラミングされた機能において使用されるようになる。コンフィギュレーションは、任意の長さの特有のビットパターンをモジュールのコンフィギュレーション化可能なエレメントにエントリすることによって生じる。コンフィギュレーション化可能なエレメントは、例えば、すべての種類のＲＡＭセル、マルチプレクサ、ネットワークのためのエレメントまたはＡＬＵ（＝Arithmetic Logic Unit：プロセッサの中央機能ブロック）とすることができる。コンフィギュレーション語は、このようなエレメントに記憶されるので、エレメントはコンフィギュレーション語によって調整設定されたそのコンフィギュレーションを作動の時間期間にわたって維持する。
問題
現存する方法および手法には一連の問題がある。これらは次のようなものである：
１．ＤＦＴ（ドイツ連邦共和国特許出願公開第４４１６８８１号公報参照）またはＦＰＧＡにおけるコンフィギュレーションを変更しようとするとき、コンフィギュレーションの非常に小さな部分しか変更すべきでない場合でも、コンフィギュレーションファイル全体をプログラミングすべきモジュールに伝送することがいつでも必要である。
２．新しいコンフィギュレーションのロードの期間、モジュールはデータを引き続き処理できないまたはできたとしても非常に制限されている。
３．モジュール当たりのコンフィギュレーション化可能なエレメントの数がますます大きくなることによって（殊に、ＦＰＧＡモジュールにおいて）、これらモジュールのコンフィギュレーションファイルは同様にますます大きくなる（この間に、数百キロバイトのデータ）。それ故に、大きなモジュールにコンフィギュレーションを行うことは非常に長い時間がかかりかつこのために実行時間中の再コンフィギュレーション化はしばしば不可能になりまたはモジュールの動作が妨げられる。
４．実行時にモジュールを部分コンフィギュレーション化する場合、いつも、中央のロジック・エンティティが利用される。このエンティティを介してすべての再コンフィギュレーション化が管理される。このために、非常に高い交信および同期コストがかかることになる。
発明による改良
本発明によってプログラミング可能なモジュールの再コンフィギュレーション化が著しく高速に可能である。本発明により、プログラミング可能なモジュールの種々様々なコンフィギュレーションの、実行時でのフレキシブルな利用が可能になり、しかもこの場合プログラミング可能なモジュールの動作能力が妨げられることもないし、停止されることもない。モジュールのコンフィギュレーションの変更は同時に実施され、従って、状況によっては、別のコンフィギュレーションデータを伝送する必要なしに、非常に高速に行うことができるようになっている。この方法は、あらゆる種類の、コンフィギュレーション化可能なモジュールのコンフィギュレーション化可能なエレメントに対して、並びにあらゆる種類のコンフィギュレーションデータに対して、モジュール内部でこれらがどんな目的のために定められているかに無関係に、使用することができる。本発明によって、従来のモジュールのスタチックな制限を取り除きかつ既存のコンフィギュレーション可能なエレメントの利用度の改善を実現することができる。一時メモリを導入することによって、同一のデータを介して多数の種々様々な機能を実施することができる。詳細および特別な実施例、並びに本発明のバスシステムの特徴は従属請求項の対象である。
発明の説明
発明の概観、要約
プログラミング可能なモジュールには、多数のリングメモリが存在している。それは、独自のアドレス制御部を有しているメモリである。このアドレス制御部は。それがメモリの終わりに達したとき、その始めにおいて更に作動するので、これによりリングが生じる。このリングメモリは、書き込みかつ読み出しながら、コンフィギュレーションレジスタ、即ち、コンフィギュレーションすべきエレメントの、コンフィギュレーションデータを受け取る回路にアクセスすることができる。この種のリングメモリは所定数のエントリを有し、これらエントリは、ドイツ連邦共和国特許出願公開第４４１６８８１号公報に記載されているように、ロードロジックによって、コンフィギュレーションデータがロードされる。その際エントリの構成は、そのデータフォーマットがリングメモリに接続されているコンフィギュレーション化可能な単数または複数のエレメントに相応しかつ有効なコンフィギュレーションの調整設定を実現するように選択されている。
更に、読み出し位置ポインタが存在し、これは。リングメモリのエントリの１つを実読み出しエントリとして選択する。読み出し位置ポインタは、リングメモリ内の任意の位置／エントリに対する制御によって移動させることができる。更に、書き込み位置ポインタが存在し、これは。リングメモリのエントリの１つを実書き込みエントリとして選択する。書き込み位置ポインタは、リングメモリ内の任意の位置／エントリに対する制御によって移動させることができる。
実行時に、このリングメモリを介して、コンフィギュレーション語をコンフィギュレーションすべきエレメントに伝送して、データを中央のロジックによって管理または伝送する必要なしに、再コンフィギュレーションを実施することができる。複数のリングメモリの使用によって、数多くのコンフィギュレーション化可能なエレメントを同時に再コンフィギュレーション化することができる。
リングメモリはコンフィギュレーション化可能なセルの完全な制御によって複数のコンフィギュレーションモード間で切り替わることができるので、これはスイッチング・テーブルと称される。
発明の詳細な説明
プログラミング可能なモジュールまたはこのモジュールに接続されている外部に、多数のリングメモリが存在している。単数または複数のリングメモリに対応して、これらリングメモリを制御する１つまたは複数の制御部が設けられている。これら制御部は、ドイツ連邦共和国特許出願公開第４４１６８８１号公報に記載されているロードロジックの部分である。リングメモリは、１つまたは多数のコンフィギュレーション化可能なモジュールのコンフィギュレーション化すべきエレメントに対するコンフィギュレーション語を含んでおり、その際コンフィギュレーション化可能なエレメントは、明らかに、機能群のネットワーク化のためにも用いられかつ従来技術の、バス構造を相互接続するためのクロスバー回路またはマルチプレクサとすることができる。
リングメモリおよびリングメモリの制御部は、ハードウェアに直接に具体化実現することができるが、またはコンフィギュレーションを行うことができるモジュール（例えばＦＰＧＡ）の１つまたは複数のコンフィギュレーションを行うことができるセルのコンフィギュレーション化によって漸く生じるようにすることもできる。
リングメモリとして、従来技術のリングメモリを使用することができる。殊に、次のような特性を有するリングメモリおよび／または制御部を使用することができる：
１．この特性において、全部のエントリは利用されず、かつリングメモリの読み出しおよび／または書き込み位置ポインタがリングメモリの始めまたは終わりにセットされる位置を指示するための能力を有している特性。これは例えば、命令語（ＳＴＯＰ，ＧＯＴＯ等）、スタート位置およびストップ位置を記憶するカウンタまたはレジスタによって具体化実現される。
２．リングメモリの、独立したセクションにおける切り離しを可能にしかつリングメモリの制御部を、例えば後で説明するイベントを介して、該制御部がこれらセクションの１つにおいて動作するように調整設定することができる特性。
３．独立したセクションにおけるリングメモリの切り離しを可能にする特性およびそれぞれ１つのセクションにおいて動作する多数の制御部がある。その際、多数の制御部が同じセクションにおいて動作することもできる。このことはアービタ回路によって実現することができる。この場合、若干の処理サイクルが消失する。更に、ＲＡＭに代わってレジスタを使用することができる。
４．それぞれの制御部は１つまたは複数の読み出し位置ポインタおよび／または１つまたは複数の書き込み位置ポインタを有している。
５．これらの位置ポインタは前方向および／または後ろ方向に移動することができる。
６．これらの位置ポインタは、１つまたは複数のイベントに基づいて始め、終わりまたは指定された位置にセットすることができる。
７．制御部はマスクレジスタを有しており、これを用いて、データ語のエントリにより、多量のすべての可能なイベントから部分量を選択することができる。これら、イベントの部分量だけがイベントとして制御部に転送されかつ１つまたは複数の位置ポインタの先送りをトリガする。
８．システムクロック内の複数のエントリの処理を可能にするために、本来のシステムクロックの数倍のクロックによって動作する（オーバサンプリング）制御部。
スイッチング・テーブルの制御は通例のステート・マシーンによって具体化実施される。１つの従来のリングメモリを必要とする簡単な制御の他に、プログラミング可能なモジュール（殊に、ＦＰＧＡおよびＤＰＧＡ（Dynamically Programmable Gate Arrays、ＦＰＧＡの新しいサブグループ）の、本発明において説明されるスイッチング・テーブルの制御を実施または場合により拡張するために、最も好都合には次のような特性を有する制御部が適している：
１．特有な命令語を識別することができる制御部。命令語は標識を有していることによって他とは相異している。即ち、この標識によって制御部は、リングメモリのエントリのデータをデータ語としてではなくて、命令語として識別することができる。
２．特有な命令語を実行することができる制御部。殊に、ステート・マシーンのシーケンスを変更するおよび／またはリングメモリのエントリを、データ処理機能によって変更することができるような命令。
３．識別語を識別することができ、かつこの識別語に基づいて内部の一層高速な（オーバサンプリング）クロックによってリングメモリのその他のエントリを処理する制御部。これは、終わり識別語に達したときまで、またはオーバサンプリング・クロックを制御するクロックの次のクロックサイクルに達したときまで行われる。
命令語を用いた制御を必要とするスイッチング・テーブルの有意味な制御に対する命令語として、特に、直ぐ次に挙げる命令またはこれらの命令の一部が考えられる。位置ポインタに関する命令語は、その都度、１つまたは複数の読み出し位置ポインタに適用することができるが、または１つまたは複数の書き込み位置ポインタに適用することができる。
可能な命令語：
１．ＷＡＩＴ命令。
ＷＡＩＴ命令により制御部は、次のイベントまたは次の（また種々異なった）イベントが到来するまで待つことになる。この状態の間、単数または複数の読み出し／書き込み位置ポインタが先に送られない。１つまたは複数のイベントが到来すると、単数または複数の読み出し／書き込み位置ポインタは次のエントリに位置決めされる。
２．ＳＫＩＰ命令。
ＳＫＩＰ命令はリングメモリの、指定された数のエントリを次の２つの方法のいずれかで飛び越す：
ａ．ＳＫＩＰ１命令は揃って１つの処理サイクルにおいて実施される。例えばＳＫＩＰ５が指定されると、１つの処理サイクルにおいてその時点の読み出し／書き込みエントリから５エントリ前（後ろ）に位置するエントリに飛び越される。
ｂ．ＳＫＩＰ２命令は或る数の処理サイクル後に漸く実施される。ここで、例えば、命令ＳＫＩＰ５は５つの処理サイクル後に漸く実施されるということが考えられる。その際ここでも、その時点のエントリから、５エントリが前方に飛び越される。即ち、パラメータ（この例では５）はこの方法では２回利用される。
飛び越し方向の指定は、極性の付いた数を使用することによって単数または複数の位置ポインタの前方向においても、後ろ方向においても終わることができる。
３．ＳＷＡＰ命令。
ＳＷＡＰ命令は、２つの指定されたエントリのデータを相互に交換する。
４．ＲＥＳＥＴ命令。
ＲＥＳＥＴ命令は、単数または複数の読み出し／書き込み位置ポインタをリングメモリ内の始めおよび／または指定されたエントリ位置にセットする。
５．ＷＡＩＴ−ＧＯＴＯ命令。
ＷＡＩＴ−ＧＯＴＯ命令は、上述したＷＡＩＴ命令のように、１つまたは複数のイベントを待ちかつそれから、読み出し／書き込み位置ポインタの、定義された開始状態への位置決めを１つまたは複数の処理サイクル内で実施する。
６．ＮＯＰ命令。
ＮＯＰ命令は、動作を実施しない。リングメモリからのデータはコンフィギュレーションを行うべきエレメントに伝送されないし、位置ポインタも変更されない。従ってＮＯＰ命令はエントリを重要でないと特徴付けるが、このエントリは、リングメモリの制御部よって応答されかつ評価され、それは１つまたは複数の処理サイクルとして必要である。
７．ＧＯＴＯ命令。
ＧＯＴＯ命令は１つまたは複数の読み出し／書き込み位置ポインタを指定されたエントリ位置に位置決めする。
８．ＭＡＳＫ命令。
ＭＡＳＫ命令は新しいデータ語をマルチプレクサに書き込み、マルチプレクサが種々異なったイベントを選択する。従って、この命令を用いて、制御部が応答するイベントを変更することができる。
９．ＬＩＢＡＣＫ命令。
ＬＩＢＡＣＫ命令は、ロードロジックに対する応答を発生する（ドイツ連邦共和国特許出願公開第４４１６８８１号公報の意味において）。この命令によって、スイッチング・テーブルはモジュールの比較的大きな領域のアンロードを行うことができるようになる。しかし殊にそれ自体のアンロードを。
10．読み出し／修正／書き込みサイクルをトリガする命令
この命令は別のエントリにある命令またはデータの読み出しを、例えば制御部、ロードロジックまたはスイッチングテーブルの外部にあるエレメントによって実施する。これらデータはそれから、任意の手法で処理されかつ再び、スイッチング・テーブルのリングメモリにおける同じ位置または別の位置に書き込まれる。このことは、スイッチング・テーブルの処理サイクルの時間区間において行うことができる。その場合この過程は、位置ポインタの次の新しい位置決めの前に終了している。
リングメモリのエントリの構成は次のフォーマットを有している：
第１のビットはエントリを命令またはデータ語として特徴付ける。スイッチング・テーブルの制御部は、エントリのデータ部におけるビットチェーンが命令またはコンフィギュレーションデータとして扱われるかどうかを判断する。
第２のビットは、制御が即刻、別のイベントが到来することがなくても、次のエントリによって続行されるべきであるか、または次のイベントが待たれるべきであるかを特徴付ける。オーバサンプリングが使用され、かつＲＵＮビットがセットされると、次のエントリがこのオーバサンプリングクロックを用いて処理される。このことは、エントリがセットされたＲＵＮビットなしに実現される、またはオーバサンプリングクロックレートにおいてシステムクロック内に処理することができるエントリの数に達するまでの間行われる。オーバサンプリング方法が使用されなければ、通常のシステムクロックおよびセットされたＲＵＮビットによって先送りが行われる。ＲＵＮ（ラン）ビットによって特徴付けられた命令列のシーケンスの期間に到来するイベントが評価されかつトリガ信号がフリップフロップに記憶される。制御部はこのフリップフロップを、セットされたＲＵＮビットのないエントリに達したとき、再び評価する。
エントリの残りは、種類に応じて（データまたは命令）すべての必要な情報を含んでいるので、その結果制御部はそのタスクを完全に実施することができる。
リングメモリの大きさは用途に応じて具体化実現可能であり、殊にこのことは、リングメモリが１つまたは複数のコンフィギュレーション化可能なセルのコンフィギュレーション化によって生じるプログラミング可能なモジュールに対して当てはまる。
その際リングメモリは、コンフィギュレーションを行うべきエレメント、またはコンフィギュレーションを行うべきエレメントの群に、選択されたコンフィギュレーション語（リングメモリにおける）がコンフィギュレーションを行うべきエレメント、またはコンフィギュレーションを行うべきエレメントの群のコンフィギュレーションレジスタにエントリされるように接続されている。
これにより、コンフィギュレーションを行うべきエレメント、またはコンフィギュレーションを行うべきエレメントの群の有効でかつ作業能力のあるコンフィギュレーションが生じる。
それぞれのリングメモリは、１つの制御部または複数の制御部を有しており、これらは読み出し位置ポインタおよび／または書き込み位置ポインタの位置決めを制御する。
制御部は、ドイツ連邦共和国特許出願公開第４４１６８８１号公報に記載されている応答チャネルを用いて、モジュールの別のエレメントにまたはモジュール内で伝送される外部のイベントによって（例えば割り込み、ＩＯプロトコル等）応答することができかつこれら内部または外部のイベントに対する応答として、読み出し位置ポインタおよび／または書き込み位置ポインタを別のエントリに動かす。
イベントとして例えば次のものが考えられる：
１．計算装置のクロックサイクル。
２．内部または外部の割り込み信号。
３．モジュール内の別のエレメントのトリガ信号。
４．データフローおよび／または命令フローの、或る値との比較。
５．入力／出力イベント。
６．カウンタの作動、オーバフロー、新たなセット等。
７．比較の評価。
モジュールに複数のリングメモリがあるのであれば、各リングメモリの制御部は種々異なったイベントに応答するようにすることができる。
読み出し位置ポインタが新しいエントリに移る度毎に、このエントリに含まれているコンフィギュレーション語が、リングメモリに接続されている１つのコンフィギュレーション化可能なエレメントまたは複数のコンフィギュレーション化可能なエレメントに伝送される。
この伝送は、再コンフィギュレーション化には関係しない、モジュールの部分の動作手法が考慮されないように行われる。
単数または複数のリングメモリは、モジュール内にあってよいが、外部のインタフェースを介して、外部からモジュールに接続されるようにしてもよい。
その際モジュール当たりに複数の独立したリングメモリも考えられる。これらのリングメモリはモジュールの１つの区域にまとめることができるが、または効果的な方法で、モジュールの面にわたって分配されて配置されている。
コンフィギュレーションデータは、ドイツ連邦共和国特許出願公開第４４１６８８１号公報から公知のようなロードロジックによって、またはモジュールの別の内部セルによってスイッチング・テーブルのメモリにロードされる。その際コンフィギュレーションデータを、ロードロジックによって、またはモジュールの別の内部セルによって同時に複数の種々異なったスイッチング・テーブルに伝送して、スイッチング・テーブルの同時のロードを可能にすることもできる。
その際コンフィギュレーションデータは、データ処理装置の主メモリ内にあってもよくかつロードロジックに代わって、ＤＭＡまたはプロセッサ制御されるデータトランスファのような公知の方法によって伝送することができる。
ロードロジックによるスイッチング・テーブルのリングメモリのロードの後、スイッチング・テーブルの制御部はスタート状態にセットされ、モジュール全体またはモジュールの部分の有効なコンフィギュレーションを調整設定する。そこでスイッチング・テーブルの制御部は、到来するイベントに対する応答として、読み出し位置ポインタおよび／または書き込み位置ポインタの新たな位置決めを始める。
新しいデータの、１つのスイッチング・テーブルまたは多数のスイッチング・テーブルへのロードを開始するために、制御部は信号をロードロジックに、ドイツ連邦共和国特許出願公開第４４１６８８１号公報の意味において、または新しいデータの、スイッチング・テーブルのリングメモリへのロードを行っている、モジュールの別の内部部分に返送することができる。この種の応答のトリガは、特有の命令の評価、カウンタ状態によって行うことができるが、または外部から（ドイツ連邦共和国特許出願第１９６５１０７５．９号明細書のステート・バック・ユニットにおいて記載されているように）行うことができる。ロードロジックまたはモジュールの別の内部セルはこの信号を評価し、この信号に場合によっては変更されたプログラム実行によって応答し、かつ新しいまたは別のコンフィギュレーションデータを単数または複数のリングメモリに伝送する。そこでその場合、信号の評価に基づいてデータ伝送に関与しているリングメモリのデータだけを伝送すればよい。もはやモジュール全体のコンフィギュレーションデータを伝送する必要はない。
一時メモリ
個々のコンフィギュレーション化可能なエレメントまたはその群（以下に機能エレメントと称する）に１つのメモリを接続することができる。このメモリの実現のために従来技術による多数の方法を使用することができ、殊に、ＦＩＦＯが適している。機能エレメントによって生成されるデータはメモリに、データパケットが同じ実施すべき演算によって処理されるまでの間、またはメモリが一杯になるまでの間記憶される。その際スイッチング・テーブルを介してコンフィギュレーションエレメントが再コンフィギュレーション化され、即ちエレメントの機能は変化する。その際スイッチング・テーブルに対するトリガ信号として、メモリが一杯であることを指示するフルフラグを用いることができる。データ量を任意に決定することができるようにするために、フルフラグの位置がコンフィギュレーション化可能であり、即ちメモリは同様に、スイッチング・テーブルによってコンフィギュレーションを行うことができる。メモリにおけるデータは、コンフィギュレーションエレメントに導かれかつデータに関する新しい演算が実施される。データは、新しい計算に対するオペランドである。その際メモリからのデータだけを処理することができ、または更に、別のデータが外部から（モジュールの外部または別の機能エレメントから）到来する。データの処理の際、これら（演算の結果）は後続のコンフィギュレーションエレメントに転送することができ、または再度、メモリに書き込むことができる。メモリに対して書き込むアクセスも読み出すアクセスも可能にするために、メモリは２つのメモリバンクから成っていることができ、これらメモリバンクは交番的に処理されるかまたは同一のメモリに対する別個の読み出しおよび書き込み位置ポインタが存在している。特別な実施の形態は、複数の、上述したメモリの接続である。これにより、複数の結果を別個のメモリにファイルしかつ所定の時点で、所定の機能を実施するために、複数のメモリ領域が同時に１つの機能エレメントの入力側に導かれかつ計算に組み入れられる。
リングメモリのエントリの構成
次に、ドイツ連邦共和国特許出願公開第４４１６９９１号公報に記載されているように、データ処理装置に使用されるスイッチング・テーブルのリングメモリへのエントリの可能な構成について説明する。次の表には、命令語の個別ビットに基づいた命令構成が記述されている：
従って、エントリがデータエントリであれば、ビット番号０は値０を有し、即ち位置２からのビットは次の意味を有している：
従って、エントリが命令であれば、ビット番号０は値１を有し、即ち位置２からのビットは次の意味を有している：
次の表には、ここに挙げるそれぞれの命令に対するビット２〜６および８〜ｎの意味が示されている。データ語のビット幅全体は、スイッチング・テーブルが使用される使用のモジュールに依存している。ビット幅は、命令のために必要なすべてのデータが位置８からのビットにおいてコード化することができるように、選択すべきである。
ＡＬＵの再コンフィギュレーション化
更に、ＡＬＵを制御するために１つまたは複数のスイッチング・テーブルを使用することが考えられる。本発明は、例えば、スイッチング・テーブルがＭ／Ｆ−ＰＬＵＲＥＧレジスタに接続されるまたはＭ／Ｆ−ＰＬＵＲＥＧレジスタ全体がスイッチング・テーブルによって置換されるドイツ連邦共和国特許第１８６５１０７５．９号明細書の改良として利用することができる。
【図面の簡単な説明】
第１図は、リングメモリの基本的な構成を示し、
第２図は、リングメモリの内部構成を表し、
第３図は、選択可能な作業領域を有するリングメモリを示し、
第４図は、リングメモリおよびリングメモリの種々異なったセクションに対する複数の書き込みおよび読み出し位置ポインタを介して作業することができる制御部を示し、
第５図は、が種々様々なセクションにける種々異なった制御部がアクセスするリングメモリを表し、
第６図は、リングメモリと、コンフィギュレーション化可能なエレメントとの接続を示し、
第７図は、種々異なったトリガ信号に応答することができるようにするためにロジックを有する制御部を示し、ａ）はトリガパルスに対するマスクの実現を示し、
第８図は、制御部に対するクロック発生器を示し、
第９図は、コンフィギュレーションを行うべきエレメントのコンフィギュレーション化を可能にするために、制御部と内部セルとの相互接続を示し、
第１０図は、リングメモリにファイルされている命令の、制御部による処理を説明し、
第１１図は、リングメモリに記憶されているデータの処理を説明し、
第１２図は、２つのメモリバンクから成る一時メモリの、コンフィギュレーション化可能な多数のエレメントに対する接続を示し、ａ〜ｄはデータ処理のシーケンスを示し、
第１３図は、別個の書き込み／読み出しポインタを有する一時メモリの、多数のコンフィギュレーション化可能な多数のエレメントに対する接続を示し、
第１４図は、別個の書き込み／読み出しポインタを有する一時メモリの機能の手法を示し、
第１５図は、それぞれ２つのメモリバンクから成る２つの一時メモリの、コンフィギュレーション化可能な多数のエレメントに対する接続を示し、ａ〜ｃはデータ処理のシーケンスを示す。
図面の詳細な説明
第１図には、リングメモリの基本構成が示されている。それは、書き込み位置ポインタ０１０１と読み出し位置ポインタ０１０２とから成っている。これらポインタはメモリ１０３０にアクセスする。このメモリはＲＡＭまたはレジスタとして実現されていてよい。書き込み／読み出し位置ポインタを用いて、ＲＡＭのアドレス０１０４が選択される。このアドレスに、選択されたアクセス形式に依存して、入力データを書き込み、またはそこのデータを読み出すことができる。
第２図には、単純なリングメモリの内部構成が示されている。書き込み／読み出し位置ポインタに対してそれぞれ１つのカウンタが使用できるようになっている。０２０１は読み出し位置ポインタ０２０４のカウンタを表しかつ０２０６は書き込み位置ポインタ０２０５のカウンタである。２つのカウンタ０２０１，０２０６はそれぞれ、大域的なリセット入力側と、計数方向を決めるアップ／ダウン入力側を有している。入力側にカウンタの出力が加わるマルチプレクサ０２０２を介して、メモリ０２０３のアドレスを指示する書き込み位置ポインタ（０２０５）と読み出し位置ポインタ（０２０４）とが切り換えられる。書き込みアクセスおよび読み出しアクセスは信号２０７を介して実施される。書き込みアクセスまたは読み出しアクセスの都度、それぞれのカウンタは１位置づつ歩進計数される。そこで、書き込み位置ポインタ（０２０５）と読み出し位置ポインタ（０２０４）がメモリの最後の位置（アップ方向に計数するカウンタの場合は最後のアドレスまたはダウン方向に計数するカウンタの場合は最初のアドレス）を示すと、書き込みまたは読み出し位置ポインタ０２０５，０２０４は次のアクセスでメモり０２０３の最初の位置にセットされる（アップ方向に計数するカウンタの場合は最初のアドレスまたはダウン方向に計数するカウンタの場合は最後のアドレス）。このようにして、リングメモリの機能が生じる。
図３には、通常のリングメモリの拡張が示されている。この拡張された構成では、書き込み位置ポインタ０３１１のカウンタ０３０３および読み出し位置ポインタ０３１２のカウンタ０３０９は１つの値をロードすることができるので、メモリのそれぞれのアドレスは直接調整設定することができる。このロード過程は通例のように、カウンタのデータおよびロード入力側を介して行われる。更に、リングメモリの作業領域を内部メモリ０３０６の所定のセクションに制限することができる。このことは、書き込み位置ポインタ０３１１のカウンタ０３０３および読み出し位置ポインタ０３１２のカウンタ０３０９を制御する内部ロジックによって行われる。このロジックは次のように構成されている：カウンタ（０３０３，０３０９）の出力側はそれに属するコンパレータ（０３０２，０３０８）の入力側に導かれる。そこで、それぞれのカウンタの値が、それぞれのデータレジスタ（０３０１，０３０７）の値と比較される。データレジスタには、飛び越し位置、即ちリングメモリのセクションの終わりが記憶されている。２つの値が一致すると、コンパレータ（０３０２，０３０８）は信号をカウンタ（０３０３，０３０９）に送出する。そこでカウンタは、飛び越しの目標アドレスに対するデータレジスタ（０３０４，０３１０）から値、即ちリングメモリのセクションの始めをロードする。飛び越し位置に対するデータレジスタ（０３０１，０３０７）および飛び越しの目標アドレスに対するデータレジスタ（０３０４，０３１０）はロードロジック（ドイツ連邦共和国特許出願公開第４４１６８８１号公報参照）によってロードされる。この拡張によって、リングメモリが内部メモリの全部の領域を使用せず、選択された部分だけを使用することが可能である。更に、このような書き込み／読み出し位置ポインタ（０３１１，０３１２）を複数個使用する場合、メモリを種々のセクションに分割することができる。
第４図には、複数のセクションに分配されているリングメモリの構成が示されており、その際制御部４０１はこれらセクションの１つにおいて動作する。制御部は第７図に基づいて詳細に説明する。リングメモリを複数のセクションに分割できるようにするために、その構成が第３図に示されていた、複数の書き込み／読み出し位置ポインタ０４０２，０４０８が使用される。その際制御部は、それが動作する領域をマルチプレクサ０４０７を介して選択する。書き込みまたは読み出しアクセスはマルチプレクサ０４０３を介して選択される。従って、メモリ０４０４のアドレスは選択された書き込み／読み出し位置ポインタによってアドレッシングされる。
第５図には、複数の制御部０５０１が制御部につきそれぞれ１つの書き込みおよび読み出し位置ポインタ０５０６，０５０２を介してリングメモリの固有の領域において動作する例が示されている。その際それぞれの制御部０５０１には書き込み位置ポインタ０５０６および読み出し位置ポインタ０５０２が配属されている。複数の書き込みおよび読み出し位置ポインタ０５０６，０５０２のいずれがメモり０５０４をアクセスするかは、マルチプレクサ０５０５を介して選択される。マルチプレクサ０５０３を介して書き込みアクセスかまたは読み出しアクセスが選択される。制御部０５０１の書き込み／読み出し信号はマルチプレクサ０５０７を介してメモり０５０４に達する。マルチプレクサ０５０７，０５０５，０５０３の制御信号は制御部０５０１からアービタ０５０８を介してマルチプレクサに行く。アービタ０５０８によって、複数の制御部が同時に、マルチプレクサ０５０７，０５０５，０５０３にアクセスすることが妨げられる。
第６図には、リングメモリ０６０１およびコンフィギュレーションエレメント０６０２とのその接続が示されている。リングメモリ０６０１は０６０４，０６０５，０６０６を介して接続されている。０６０４を介して問題のセル０６０７のアドレスが伝送される。線路０６０５はリングメモリからコンフィギュレーションデータを伝送する。セル０６０７は線０６０６を介して、再コンフィギュレーション化が可能であるかどうかの応答を伝送する。リングメモリにファイルされているデータはコンフィギュレーションエレメント０６０２にエントリされる。このコンフィギュレーションエレメント０６０２はコンフィギュレーション化可能なエレメント０６０３のコンフィギュレーションを決定する。コンフィギュレーション化可能なエレメント０６０３は例えば論理ユニット、ＡＬＵから成っていることができる。
第７図には、種々異なったトリガイベントに応答することができる制御部が示されている。その際個々のトリガイベントはマスキング可能であるので、常に、１つのトリガイベントのみがあるものと見なされる。このことはマルチプレクサ０７０１によって行われる。トリガ信号はフリップフロップ０７０４によって記憶される。ＡＮＤゲートを介してマスクとしても構成することができるマルチプレクサ０７０２（第７ａ図参照）は、ロー・アクティブなトリガ信号およびハイ・アクティブなトリガ信号を処理することができるようにするために用いられる。フリップフロップに記憶されているトリガ信号は０７０５を介してクロック発生部に転送される。クロック発生部については第８図を用いて説明する。ステートマシーン０７０３にはクロック発生のためのロジックからクロック（ＣＬＫ）が供給されかつその入力信号に依存して出力信号と、フリップフロップ０７０４をリセットしかつ次のトリガ信号まで処理を停止するためにリセット信号を送出する（ＣＬＲ）。この具体例の利点は、クロック遮断時の電流節約である。というのは、その場合ステートマシーン０７０３はスタチックだからである。クロックが常に加わっていて、ステートマシーンが命令デコーダおよびラン・ビットの状態によって制御される具体化実施も同様に考えられる。
第７ａ図には、トリガ信号のマスキングが示されている。トリガ信号およびＡの線路は、ＡＮＤゲート０７０６の入力側に接続されている。ＡＮＤゲート０７０６の出力側は０７０７にＯＲ結合されていて、出力信号を発生する。
第８図には、ステートマシーンに対するクロック発生のためのロジックが示されている。０８０１において、ＰＬＬを用いて別のクロックが発生される。それからマルチプレクサ０８０２を介して、通常のチップクロックかまたはＰＬＬ０８０１のクロックが使用されるかを選択することができる。ＯＲゲート０８０４には信号ＣおよびＢが加わる。信号Ｃは制御部におけるトリガイベントに基づいて発生される（第７図の０７０５参照）。信号Ｂは命令語のビット１から（第１０図の１０１２参照）から到来する。このビットは、ラン・フラグの機能を有しているので、制御部はラン・フラグがセットされている場合にトリガパルスに無関係に引き続き動作する。ＯＲゲート０８０４の出力側はマルチプレクサ０８０２の出力によって丸められかつこのようにしてステートマシーンに対するクロックを生成する。
第９図には、制御部０９０７と、メモリ０９０１を有するロードロジック０９０２と、リングメモリ０９０６と、コンフィギュレーション化可能なエレメント０９０５と、コンフィギュレーションエレメント０９０８と、コンフィギュレーションのために利用される内部セル０９０３との間の接続が示されている。ここで、コンフィギュレーションのために利用される内部セル０９０３は、コンフィギュレーション化可能なエレメント０９０５と、コンフィギュレーションエレメント０９０８とを有する通常のセルとして示されている。リングメモリ０９０６はコンフィギュレーションエレメント０９０８に接続されておりかつ制御部０９０７によって制御される。制御部０９０７は種々異なったトリガパルスに応答し、その際これらトリガパルスは、コンフィギュレーションのために使用される内部セル０９０３から到来する可能性もある。応答チャネル０９０９を介して、制御部０９０７は、トリガイベントに基づいて、新しいデータがリングメモリ０９０６にロードされるべきであるとき、ロードロジック０９０２に通報する。この応答の送出に対して付加的に、制御部０９０７は更に、信号をマルチプレクサ０９０４に送出しかつ、ロードロジック０９０２からのデータがリングメモリに送出されるのかまたはコンフィギュレーションのために使用される内部セル０９０３からデータがリングメモリに送出されるのかを選択する。ロードロジックによるリングメモリのコンフィギュレーションの他に、リングメモリを次のように調整設定することができる：コンフィギュレーション化可能なエレメント０９０３は、単独でまたはエレメント群の最後のエレメントとして、リングメモリ０９０６に対するエントリを生成するように接続されている。このモードにおいて、マルチプレクサ０９０４は０９０３からのデータをリングメモリに通し、一方ロードロジックによるコンフィギュレーションではロードロジックからのデータが通し接続される。固定的に具体化実現されている別の機能ユニットをコンフィギュレーション信号のソースとして用いることも勿論考えられる。
第１０図には、リングメモリにファイルされている命令の、制御部による命令処理が示されている。１００１は、次のビット分配を有するリングメモリのメモリを表している。ビット０はデータまたは命令ビットとしてのエントリを特徴付けている。ビット１はランおよびストップモードを特徴付けている。ビット２〜６は命令をコード化する命令番号を表すものである。ビット７は、読み出し位置ポインタに対する命令または書き込み位置ポインタに対する命令が使用されるかを指示する。命令が位置ポインタに影響を及ぼさなければ、ビット７は定義されていない。ビット８〜ｎには命令のために必要なデータがファイルされる。カウンタ１００４，１００５は、リングメモリに属している書き込み／読み出し位置ポインタを形成する。制御部がトリガパルスを受信すると、ステートマシーンはパルスを読み出し位置ポインタに送出する。書き込み位置ポインタは、命令の読み出しのために必要ではなく、データを、リングメモリにエントリするためにだけ利用される。選択された読み出し位置ポインタは、１つの位置だけ進められかつ新しい命令が選択される（ビット０＝０）。次に命令デコーダ１００２には、ビット２〜６およびビット７が加わり、デコード化されかつ結果はステートマシーンに転送される（１０２４）。ステートマシーンはどの命令が生じているのかを識別しかつ相応に切り替わる。
◎ 命令スキップビットであれば、ステートマシーン１０１１はパルスを加算器／減算器１００６に送出して、それがマルチプレクサ１００３を介して供給される、カウンタ１００４，１００５からのデータに対して、ビット８〜ｎからの命令語のデータを加算または減算するようにする。マルチプレクサ１００３はビット７に依存して、書き込み位置ポインタのカウンタ１００４または読み出し位置ポインタのカウンタ１００５を選択する。データが加算／減算された後、ステートマシーン１０１１はゲート１０１０を活性化しかつ引き受け信号をカウンタ１００４，１００５に送出する。これにより、選択された位置ポインタは、スキップ命令のデータに指示されている数の位置だけ前方または後方に位置を指示する。
◎ ＧＯＴＯ命令の場合、ステートマシーン１０１１によってゲート１００７が活性化され、その結果データはビット７に依存して、書き込みまたは読み出し位置カウンタ１００４，１００５に達しかつそこで引き受けられる。
◎ ＭＡＳＫ命令の場合、データはラッチ１００８に引く受けられかつそこに記憶される。それからこれらのデータは第７図／第７ａ図に示されている制御部の接続路Ａを介して用意されかつそこで、トリガパルスが引き受けられるべきではないすべてのトリガ入力側をマスクする。
◎ ＷＡＩＴ命令の場合、データビット中に指示される数だけイベントが待たれる。ステートマシーン１０１１によってこの命令が記録されると、それは１つのパルスを待ちサイクルカウンタ１００９に送出し、このカウンタがデータを引き受ける。そこでサイクルカウンタはステートマシーン１０１１から転送されるイベントの都度、１桁下方に計数する。このカウンタが零まで計数するや否や、キャリーフラグがセットされかつステートマシーン１０１１に送出される（１０２３）。このキャリーフラグによってステートマシーンはそれ以降引き続き動作する。
◎ ＷＡＩＴ−ＧＯＴＯ命令の場合、待ちイベントの数を指示するデータが待ちサイクルカウンタに引き受けられる。データにおいて指示されているイベントの数に達すると、ステートマシーンはゲート１００７を活性化しかつ飛び越し位置に対するデータを選択されたカウンタに転送する。
◎ ＳＷＡＰ命令は、リングメモリの２つの位置の間で２つのエントリを交換するために用いられる。ラッチ１０１７に、交換すべき第１のエントリのアドレスが記憶され、ラッチ１０１８に、交換すべき第２のエントリのアドレスが記憶される。これらのアドレスは書き込み／読み出しポインタのマルチプレクサ１０１５および１０１６に転送される。まず、１０１６を介してエントリ１が選択されかつラッチ１０１９に記憶され、その後１０１６を介してエントリ２が選択されかつ１０２０に記憶される。１０１５を介して書き込みポインタが第１のエントリにセットされかつゲート１０２２を介してエントリ２のその前のデータが記憶される。その後１０１５を介して書き込みポインタは第２のエントリにセットされかつゲート１０２１を介してエントリ１のかつてのデータが記憶される。
◎ ステートマシーン１０１１は、１０１４を介して応答をロードロジック（例えばステート・バック・ユニットを介して、ドイツ連邦共和国特許出願第１９６５１０７５．９号明細書参照）に送出する。この接続線路を介してステートマシーンは、ＬＬＢａｃｋ命令が記録されるや否や、信号を送出する。
◎ ラン・フラグとして用いられるビット１は、第８図に示されている、制御部のクロック生成部に送出される。
◎ ＮＯＰ命令はステートマシーンに記録されるが、演算は実施されない。
第１１図には、リングメモリに記憶されているデータ語処理が示されている。データ語であるので、ビット０は１にセットされている。命令デコーダ１１０７は、データ語であることを識別しかつ再コンフィギュレーション化が可能であるかどうかの質問１１０６をビット２〜６においてアドレス指定されているセルに送出する。質問の送出は、ゲート１１０２の活性化と同時に行われ、これによりセルのアドレスが伝送される。セルは１１０５を介して再コンフィギュレーション化が可能であるかどうか指示する。可能であれば、コンフィギュレーションデータをセルに伝送するために、ゲート１１０３が操作される。再コンフィギュレーション化が可能でなければ、処理は引き続き実行されかつリングメモリにおける次の循環において再コンフィギュレーション化が新たに試行される。このシーケンスを次のように変形することもできる。ステートマシーンはゲート１１０２および１１０３を活性化しかつデータをアドレス指定されたセルに伝送する。セルの再コンフィギュレーションが可能であれば、セルは１１０５を介してデータの受信を確認応答する。再コンフィギュレーションが可能でなければ、セルは受信信号を送出せずかつリングメモリの次の循環において再コンフィギュレーションが新たに試行される。
第１２図には、コンフィギュレーション化可能なエレメント（１２０１）の群（機能エレメント）（１２０２）が図示されている。データは入力バス（１２０４）を介して機能エレメントに達しかつ結果は出力バス（１２０５）を介して先に送られる。その際１２０５はとりわけ、２つのメモリバンク１２０３に送出され、これらメモリバンクは交互にその都度一方が書き込みメモリまたは読み出しメモリとして動作する。これらメモリの出力側は入力バス（１２０４）に接続されている。全体の回路はスイッチングテーブルに通じるバスを介して（１２０６）コンフィギュレーション化することができ、その際スイッチングテーブルに対するトリガ信号もスイッチングテーブルからのトリガ信号もこのバスを介して伝送される。その際機能エレメントの機能の他に、瞬時的にアクティブな書き込み／読み出しメモリおよびそれぞれのメモリのメモリ深度が調整設定される。
第１２ａ図には、外部（１２０４）、即ち別の機能ユニットまたはモジュールの外部からのデータがどのように機能エレメント（１２０２）において計算されかつそれから書き込みメモり（１２１０）に書き込まれるかが示されている。
第１２ｂ図には、第１２ａ図の次のステップが示されている。機能エレメント１２０２およびメモリ１２２０，１２２１は機能エレメントまたはメモリまたは別のユニットによって発生されたトリガに従って１２０６を介して再コンフィギュレーション化された。書き込みメモリ１２１０は今や、読み出しメモリ（１２２０）としてコンフィギュレーション化されておりかつ機能エレメントに対してデータを送出する。結果は書き込みメモリ１２２１に記憶される。
第１２ｃ図には、第１２ｂ図の次のステップが示されている。機能エレメント（１２０２）およびメモリ（１２３０，１２３１）は機能エレメントまたはメモリまたは別のユニットによって発生されたトリガに従って１２０６を介して再コンフィギュレーション化された。書き込みメモリ１２２１は今や、読み出しメモリ１２３０としてコンフィギュレーション化されておりかつ機能エレメントに対するデータを送出する。結果は書き込みメモリ１２３１に記憶される。この例において、外部（１２０４）、即ち別の機能ユニットまたはモジュールの外部から付加的なオペランドが一緒に計算される。
第１２ｄ図には、第１２ｃ図の後の次のステップが示されている。機能エレメント（１２０２）およびメモリ（１２０３，１２４０）は、機能エレメントまたはメモリまたは別のユニットによって発生されたトリガに従って１２０６を介して再コンフィギュレーション化された。書き込みメモリ（１２３１）は今や、読み出しメモリ（１２４０）としてコンフィギュレーション化されておりかつ機能エレメントに対するデータを送出する。結果は出力バス（１２０５）を介して転送される。
第１３図には、第１２図の回路が示されており、その際２つのメモリバンクの代わりに、別個の書き込みポインタおよび読み出しポインタを有するメモリが使用されている（１３０１）。
第１４図には、第１３図のメモリ（１４０１）が示されている。１４０２は読み出し位置ポインタであり、ポインタの前のエントリは既に読み出されているかまたは空いている（１４０５）。ポインタは空いているポインタを指示する。読み出し位置ポインタの後ろにデータ（１４０６）があり、これらはまだ読み出されなければならない。その後には空いている空間（１４０４）および既に新しく書き込まれたデータ（１４０７）が続いている。書き込み位置ポインタ（１４０３）は、空であるかまたは既に読み出された空いているエントリを指示する。メモリは、既述のように、リングメモリとして構成することができる。
第１５図には、第１２図の回路が示されており、その際２つのメモリバンク（１２０３）は２重に存在している。これにより、複数の結果を記憶しかつその後一緒に処理することができる。
第１５ａ図には、外部（１２０４）、即ち別の機能ユニットまたはモジュールの外部からのデータが、どのように機能エレメント（１２０２）において計算されかつそれからバス１５１１を介して書き込みメモり（１５１０）に書き込まれるかが示されている。
第１５ｂ図には、第１５ａ図の次のステップが示されている。機能エレメント（１２０２）およびメモリ（１２０３，１５１０，１５２０）は、機能エレメントまたはメモリまたは別のユニットによって発生されたトリガに従って１２０６を介して再コンフィギュレーション化された。その際外部（１２０４）、即ち、別の機能ユニットまたはモジュールの外部からのデータが機能エレメント（１２０２）において計算されかつそれからバス１５２１を介して書き込みメモり（１５２０）に書き込まれる。
第１５ｃ図には、第１５ｂ図の次のステップが示されている。機能エレメント（１２０２）およびメモリ（１２０３，１５３０，１５３１，１５３２）は機能エレメントまたはメモリまたは別のユニットによって発生されたトリガに従って１２０６を介して再コンフィギュレーション化された。書き込みメモリ（１５０１，１５２０）は今や読み出しメモリ（１５３１，１５３２）としてコンフィギュレーション化されている。読み出しメモリは複数のオペランドを同時に機能エレメント（１２０２）に送出する。その際それぞれの読み出しメモリ（１５３１，１５３２）はそれぞれ独立したバスシステム（１５３４，１５３５）によって１２０２に接続されている。結果は１５３３を介して書き込みメモり（１５３０）に記憶されるかまたは１２０５を介して転送される。
概念定義
ＡＬＵ 算術論理ユニット。データの処理のための基本ユニット。このユニットは、加算、減算、状況によっては乗算、除算、級数展開等のような演算を実施することができる。その際、ユニットは整数のユニットまたは浮動小数点ユニットして構成されていることができる。同様にユニットは、ＡＮＤ、ＯＲのような論理演算並びに比較を実施することができる。
データ語 データ語は任意の長さのビット列から成っている。このビット列は装置に対する処理単位を表している。データ語においてプロセッサ等モジュールに対する命令並びに純然たるデータがコード化される。
ＤＦＰ ドイツ連邦共和国特許出願公開第４４１６８８１号公報に記載のデータフロープロセッサ。
ＤＰＧＡ 従来のダイナミックコンフィギュレーション化可能なＦＰＧＡ。
Ｄフリップフロップ クロックの上昇側縁において信号を記憶するメモリエレメント。
ＥＡＬＵ 拡張された算術論理ユニット。ドイツ連邦共和国特許出願公開第４４１６８８１号公報に記載のデータ処理装置の作動のために必要とされるまたは効果的である特別機能が拡張されたＡＬＵ。これは殊にカウンタである。
エレメント 部品として電子モジュールにおいて使用することができる、それ自体独立している、すべての種類の単位に対する集合概念。即ちエレメントには次のものがある：
◎ すべての種類のコンフィギュレーション化可能なセル
◎ クラスタ
◎ ＲＡＭブロック
◎ ロジック
◎ 計算ユニット
◎ レジスタ
◎ マルチプレクサ
◎ チップのＩ／Ｏピン
イベント イベントは、ハードウェアエレメントによって用途に適ったいずれかの形式および方法で評価しかつこの評価に対する応動として規定の動作をトリガすることができる。従って、イベントには例えば次のものがある：
◎ 計算装置のクロックサイクル。
◎ 内部または外部の割り込み信号。
◎ モジュール内の別のエレメントのトリガ信号。
◎ データ流および／または命令流の、或る値との比較。
◎ 入出力イベント。
◎ カウンタの始動、オーバフロー、新たなセット等。
◎ 比較の評価。
フラグ 状態を指示する、レジスタ中のステータスビット。
ＦＰＧＡ プログラミング可能な論理モジュール。従来技術。
ゲート 論理基本機能を実施するトランジスタ群。基本機能は例えば、ＮＡＮＤ、ＮＯＲ、伝送ゲートである。
コンフィギュレーション化可能なエレメント コンフィギュレーション化可能なエレメントは、特定の機能に対するコンフィギュレーション語によって調整設定することができる、論理モジュールのユニットを表している。従って、コンフィギュレーション化可能なエレメントは、すべての種類の、ＲＡＭセル、マルチプレクサ、算術論理ユニット、レジスタおよびすべての種類の、内部および外部のネット化記述などである。
コンフィギュレーション 論理ユニット、（ＦＰＧＡ）セルまたはＰＡＥの機能およびネット化の調整設定（再コンフィギュレーション化参照）。
コンフィギュレーションメモリ コンフィギュレーションメモリは１つまたは複数のコンフィギュレーション語を含んでいる。
コンフィギュレーション語 コンフィギュレーション語は任意の長さのビット列から成っている。このビット列は、コンフィギュレーションを行うべきエレメントに対する有効な調整設定を表しているので、機能するユニットが生じる。
ロードロジック ＰＡＥのコンフィギュレーション化および再コンフィギュレーション化のためのユニット。そのタスクに特有に整合されているマイクロコントローラによって構成されてる。
ラッチ 信号を普通、ハイレベルの期間にトランスペアレントに転送しかつローレベルの期間に記憶するメモリエレメント。ＰＡＥにおいて部分的に、レベルの機能が正確に反転しているラッチが使用される。この場合、通例のラッチのクロックの前にインバータが切り換えられる。
読み出し位置ポインタ ＦＩＦＯまたはリングメモリ内の読み出しアクセスに対する瞬時的にその時点のエントリのアドレス。
論理セル ＤＦＰ、ＦＰＧＡ、ＤＰＧＡにおいて使用されるコンフィギュレーション化可能なセルで、そのコンフィギュレーションに従って簡単な論理または算術タスクを果たすもの。
オーバサンプリング 基本クロックの倍数の周波数で、基本クロックと同期してタイミングがとられる。このより高速なクロックは大抵、ＰＬＬによって生成される。
ＰＬＬ 基本クロックに基づいてクロックを逓倍するためのユニット（位相閉ループ回路）。
ＰＬＵ ＰＡＥのコンフィギュレーション化および再コンフィギュレーション化のためのユニット。そのタスクに特有に整合されているマイクロコントローラによって構成されてる。
リングメモリ メモリの終わりに達し、即ちメモリの始めに位置している独自の書き込み・読み出し位置ポインタを有するメモリ。これにより、リングの形のエンドレスメモリが生じる。
ＲＳフリップフロップ リセット・セットフリップフロップ。２つの信号によって切り換えることができるメモリエレメント。
書き込み位置ポインタ ＦＩＦＯまたはリングメモリ内の書き込みアクセスに対する瞬時的にその時点のエントリのアドレス。
ステートバック・ユニット ステート信号の、ＰＬＵに対する応答を制御するユニット。１つのマルチプレクサと１つのコレクタ開放形バスドライバ回路から成っている。
スイッチング・テーブル スイッチング・テーブルは、制御部によって応答されるリングメモリである。スイッチング・テーブルのエントリは任意のコンフィギュレーション語を収容することができる。制御部は命令を実施することができる。スイッチング・テーブルはトリガ信号に応答しかつリングメモリにおけるエントリに基づいてコンフィギュレーション化可能なエレメントを再コンフィギュレーション化する（コンフィギュレーション参照）。
処理サイクル 処理サイクルは、ユニットが、定義されたおよび／または有効な状態から次の定義されたおよび／または有効な状態に達するのに必要とする持続時間を記述している。
ステートマシーン 種々様々な状態をとることができるロジック。状態間の移行は種々異なった入力パラメータに依存している。これらマシーンは、複雑な機能を制御するために使用されかつ従来技術に対応している。
従来の技術
今日使用されているプログラミング可能なモジュール（ＤＦＰ=Datenfluβprozessoren，ＦＰＧＡ＝Field Programmable Gate Arrays）は２つの異なった形式においてプログラミングすることができる：
１．１回限り、即ちプログラミング後、コンフィギュレーションをもはや変更することはできない。従って、モジュールのすべてのコンフィギュレーション化されたエレメントは、使用されている時間間隔全体にわたって同じ機能を実施する。
２．作動中、即ち、コンフィギュレーションは、モジュールの組み込み後、コンフィギュレーションファイルのロードによって、使用のスタート開始時に変更することができる。大抵のモジュール（殊に、ＦＰＧＡモジュール）は、作動期間中、これ以上は再コンフィギュレーションは行われない。再コンフィギュレーション化可能なモジュールでは、再コンフィギュレーションを行う期間のデータの引き続く処理は大抵は可能ではなくかつ所要時間は著しく大きすぎる。
プログラミング可能なモジュールには、ハードウェアインタフェースによってモジュールのコンフィギュレーションデータがロードされる。この過程は緩慢でかつ大抵、コンフィギュレーションデータがファイルされている外部メモリに対して、制限された帯域幅に基づいて、数百ミリ秒を必要とする。その後、プログラミング可能なモジュールは、コンフィギュレーションファイルにおいて記述されているような所望の／プログラミングされた機能において使用されるようになる。コンフィギュレーションは、任意の長さの特有のビットパターンをモジュールのコンフィギュレーション化可能なエレメントにエントリすることによって生じる。コンフィギュレーション化可能なエレメントは、例えば、すべての種類のＲＡＭセル、マルチプレクサ、ネットワークのためのエレメントまたはＡＬＵ（＝Arithmetic Logic Unit：プロセッサの中央機能ブロック）とすることができる。コンフィギュレーション語は、このようなエレメントに記憶されるので、エレメントはコンフィギュレーション語によって調整設定されたそのコンフィギュレーションを作動の時間期間にわたって維持する。
問題
現存する方法および手法には一連の問題がある。これらは次のようなものである：
１．ＤＦＴ（ドイツ連邦共和国特許出願公開第４４１６８８１号公報参照）またはＦＰＧＡにおけるコンフィギュレーションを変更しようとするとき、コンフィギュレーションの非常に小さな部分しか変更すべきでない場合でも、コンフィギュレーションファイル全体をプログラミングすべきモジュールに伝送することがいつでも必要である。
２．新しいコンフィギュレーションのロードの期間、モジュールはデータを引き続き処理できないまたはできたとしても非常に制限されている。
３．モジュール当たりのコンフィギュレーション化可能なエレメントの数がますます大きくなることによって（殊に、ＦＰＧＡモジュールにおいて）、これらモジュールのコンフィギュレーションファイルは同様にますます大きくなる（この間に、数百キロバイトのデータ）。それ故に、大きなモジュールにコンフィギュレーションを行うことは非常に長い時間がかかりかつこのために実行時間中の再コンフィギュレーション化はしばしば不可能になりまたはモジュールの動作が妨げられる。
４．実行時にモジュールを部分コンフィギュレーション化する場合、いつも、中央のロジック・エンティティが利用される。このエンティティを介してすべての再コンフィギュレーション化が管理される。このために、非常に高い交信および同期コストがかかることになる。
発明による改良
本発明によってプログラミング可能なモジュールの再コンフィギュレーション化が著しく高速に可能である。本発明により、プログラミング可能なモジュールの種々様々なコンフィギュレーションの、実行時でのフレキシブルな利用が可能になり、しかもこの場合プログラミング可能なモジュールの動作能力が妨げられることもないし、停止されることもない。モジュールのコンフィギュレーションの変更は同時に実施され、従って、状況によっては、別のコンフィギュレーションデータを伝送する必要なしに、非常に高速に行うことができるようになっている。この方法は、あらゆる種類の、コンフィギュレーション化可能なモジュールのコンフィギュレーション化可能なエレメントに対して、並びにあらゆる種類のコンフィギュレーションデータに対して、モジュール内部でこれらがどんな目的のために定められているかに無関係に、使用することができる。本発明によって、従来のモジュールのスタチックな制限を取り除きかつ既存のコンフィギュレーション可能なエレメントの利用度の改善を実現することができる。一時メモリを導入することによって、同一のデータを介して多数の種々様々な機能を実施することができる。詳細および特別な実施例、並びに本発明のバスシステムの特徴は従属請求項の対象である。
発明の説明
発明の概観、要約
プログラミング可能なモジュールには、多数のリングメモリが存在している。それは、独自のアドレス制御部を有しているメモリである。このアドレス制御部は。それがメモリの終わりに達したとき、その始めにおいて更に作動するので、これによりリングが生じる。このリングメモリは、書き込みかつ読み出しながら、コンフィギュレーションレジスタ、即ち、コンフィギュレーションすべきエレメントの、コンフィギュレーションデータを受け取る回路にアクセスすることができる。この種のリングメモリは所定数のエントリを有し、これらエントリは、ドイツ連邦共和国特許出願公開第４４１６８８１号公報に記載されているように、ロードロジックによって、コンフィギュレーションデータがロードされる。その際エントリの構成は、そのデータフォーマットがリングメモリに接続されているコンフィギュレーション化可能な単数または複数のエレメントに相応しかつ有効なコンフィギュレーションの調整設定を実現するように選択されている。
更に、読み出し位置ポインタが存在し、これは。リングメモリのエントリの１つを実読み出しエントリとして選択する。読み出し位置ポインタは、リングメモリ内の任意の位置／エントリに対する制御によって移動させることができる。更に、書き込み位置ポインタが存在し、これは。リングメモリのエントリの１つを実書き込みエントリとして選択する。書き込み位置ポインタは、リングメモリ内の任意の位置／エントリに対する制御によって移動させることができる。
実行時に、このリングメモリを介して、コンフィギュレーション語をコンフィギュレーションすべきエレメントに伝送して、データを中央のロジックによって管理または伝送する必要なしに、再コンフィギュレーションを実施することができる。複数のリングメモリの使用によって、数多くのコンフィギュレーション化可能なエレメントを同時に再コンフィギュレーション化することができる。
リングメモリはコンフィギュレーション化可能なセルの完全な制御によって複数のコンフィギュレーションモード間で切り替わることができるので、これはスイッチング・テーブルと称される。
発明の詳細な説明
プログラミング可能なモジュールまたはこのモジュールに接続されている外部に、多数のリングメモリが存在している。単数または複数のリングメモリに対応して、これらリングメモリを制御する１つまたは複数の制御部が設けられている。これら制御部は、ドイツ連邦共和国特許出願公開第４４１６８８１号公報に記載されているロードロジックの部分である。リングメモリは、１つまたは多数のコンフィギュレーション化可能なモジュールのコンフィギュレーション化すべきエレメントに対するコンフィギュレーション語を含んでおり、その際コンフィギュレーション化可能なエレメントは、明らかに、機能群のネットワーク化のためにも用いられかつ従来技術の、バス構造を相互接続するためのクロスバー回路またはマルチプレクサとすることができる。
リングメモリおよびリングメモリの制御部は、ハードウェアに直接に具体化実現することができるが、またはコンフィギュレーションを行うことができるモジュール（例えばＦＰＧＡ）の１つまたは複数のコンフィギュレーションを行うことができるセルのコンフィギュレーション化によって漸く生じるようにすることもできる。
リングメモリとして、従来技術のリングメモリを使用することができる。殊に、次のような特性を有するリングメモリおよび／または制御部を使用することができる：
１．この特性において、全部のエントリは利用されず、かつリングメモリの読み出しおよび／または書き込み位置ポインタがリングメモリの始めまたは終わりにセットされる位置を指示するための能力を有している特性。これは例えば、命令語（ＳＴＯＰ，ＧＯＴＯ等）、スタート位置およびストップ位置を記憶するカウンタまたはレジスタによって具体化実現される。
２．リングメモリの、独立したセクションにおける切り離しを可能にしかつリングメモリの制御部を、例えば後で説明するイベントを介して、該制御部がこれらセクションの１つにおいて動作するように調整設定することができる特性。
３．独立したセクションにおけるリングメモリの切り離しを可能にする特性およびそれぞれ１つのセクションにおいて動作する多数の制御部がある。その際、多数の制御部が同じセクションにおいて動作することもできる。このことはアービタ回路によって実現することができる。この場合、若干の処理サイクルが消失する。更に、ＲＡＭに代わってレジスタを使用することができる。
４．それぞれの制御部は１つまたは複数の読み出し位置ポインタおよび／または１つまたは複数の書き込み位置ポインタを有している。
５．これらの位置ポインタは前方向および／または後ろ方向に移動することができる。
６．これらの位置ポインタは、１つまたは複数のイベントに基づいて始め、終わりまたは指定された位置にセットすることができる。
７．制御部はマスクレジスタを有しており、これを用いて、データ語のエントリにより、多量のすべての可能なイベントから部分量を選択することができる。これら、イベントの部分量だけがイベントとして制御部に転送されかつ１つまたは複数の位置ポインタの先送りをトリガする。
８．システムクロック内の複数のエントリの処理を可能にするために、本来のシステムクロックの数倍のクロックによって動作する（オーバサンプリング）制御部。
スイッチング・テーブルの制御は通例のステート・マシーンによって具体化実施される。１つの従来のリングメモリを必要とする簡単な制御の他に、プログラミング可能なモジュール（殊に、ＦＰＧＡおよびＤＰＧＡ（Dynamically Programmable Gate Arrays、ＦＰＧＡの新しいサブグループ）の、本発明において説明されるスイッチング・テーブルの制御を実施または場合により拡張するために、最も好都合には次のような特性を有する制御部が適している：
１．特有な命令語を識別することができる制御部。命令語は標識を有していることによって他とは相異している。即ち、この標識によって制御部は、リングメモリのエントリのデータをデータ語としてではなくて、命令語として識別することができる。
２．特有な命令語を実行することができる制御部。殊に、ステート・マシーンのシーケンスを変更するおよび／またはリングメモリのエントリを、データ処理機能によって変更することができるような命令。
３．識別語を識別することができ、かつこの識別語に基づいて内部の一層高速な（オーバサンプリング）クロックによってリングメモリのその他のエントリを処理する制御部。これは、終わり識別語に達したときまで、またはオーバサンプリング・クロックを制御するクロックの次のクロックサイクルに達したときまで行われる。
命令語を用いた制御を必要とするスイッチング・テーブルの有意味な制御に対する命令語として、特に、直ぐ次に挙げる命令またはこれらの命令の一部が考えられる。位置ポインタに関する命令語は、その都度、１つまたは複数の読み出し位置ポインタに適用することができるが、または１つまたは複数の書き込み位置ポインタに適用することができる。
可能な命令語：
１．ＷＡＩＴ命令。
ＷＡＩＴ命令により制御部は、次のイベントまたは次の（また種々異なった）イベントが到来するまで待つことになる。この状態の間、単数または複数の読み出し／書き込み位置ポインタが先に送られない。１つまたは複数のイベントが到来すると、単数または複数の読み出し／書き込み位置ポインタは次のエントリに位置決めされる。
２．ＳＫＩＰ命令。
ＳＫＩＰ命令はリングメモリの、指定された数のエントリを次の２つの方法のいずれかで飛び越す：
ａ．ＳＫＩＰ１命令は揃って１つの処理サイクルにおいて実施される。例えばＳＫＩＰ５が指定されると、１つの処理サイクルにおいてその時点の読み出し／書き込みエントリから５エントリ前（後ろ）に位置するエントリに飛び越される。
ｂ．ＳＫＩＰ２命令は或る数の処理サイクル後に漸く実施される。ここで、例えば、命令ＳＫＩＰ５は５つの処理サイクル後に漸く実施されるということが考えられる。その際ここでも、その時点のエントリから、５エントリが前方に飛び越される。即ち、パラメータ（この例では５）はこの方法では２回利用される。
飛び越し方向の指定は、極性の付いた数を使用することによって単数または複数の位置ポインタの前方向においても、後ろ方向においても終わることができる。
３．ＳＷＡＰ命令。
ＳＷＡＰ命令は、２つの指定されたエントリのデータを相互に交換する。
４．ＲＥＳＥＴ命令。
ＲＥＳＥＴ命令は、単数または複数の読み出し／書き込み位置ポインタをリングメモリ内の始めおよび／または指定されたエントリ位置にセットする。
５．ＷＡＩＴ−ＧＯＴＯ命令。
ＷＡＩＴ−ＧＯＴＯ命令は、上述したＷＡＩＴ命令のように、１つまたは複数のイベントを待ちかつそれから、読み出し／書き込み位置ポインタの、定義された開始状態への位置決めを１つまたは複数の処理サイクル内で実施する。
６．ＮＯＰ命令。
ＮＯＰ命令は、動作を実施しない。リングメモリからのデータはコンフィギュレーションを行うべきエレメントに伝送されないし、位置ポインタも変更されない。従ってＮＯＰ命令はエントリを重要でないと特徴付けるが、このエントリは、リングメモリの制御部よって応答されかつ評価され、それは１つまたは複数の処理サイクルとして必要である。
７．ＧＯＴＯ命令。
ＧＯＴＯ命令は１つまたは複数の読み出し／書き込み位置ポインタを指定されたエントリ位置に位置決めする。
８．ＭＡＳＫ命令。
ＭＡＳＫ命令は新しいデータ語をマルチプレクサに書き込み、マルチプレクサが種々異なったイベントを選択する。従って、この命令を用いて、制御部が応答するイベントを変更することができる。
９．ＬＩＢＡＣＫ命令。
ＬＩＢＡＣＫ命令は、ロードロジックに対する応答を発生する（ドイツ連邦共和国特許出願公開第４４１６８８１号公報の意味において）。この命令によって、スイッチング・テーブルはモジュールの比較的大きな領域のアンロードを行うことができるようになる。しかし殊にそれ自体のアンロードを。
10．読み出し／修正／書き込みサイクルをトリガする命令
この命令は別のエントリにある命令またはデータの読み出しを、例えば制御部、ロードロジックまたはスイッチングテーブルの外部にあるエレメントによって実施する。これらデータはそれから、任意の手法で処理されかつ再び、スイッチング・テーブルのリングメモリにおける同じ位置または別の位置に書き込まれる。このことは、スイッチング・テーブルの処理サイクルの時間区間において行うことができる。その場合この過程は、位置ポインタの次の新しい位置決めの前に終了している。
リングメモリのエントリの構成は次のフォーマットを有している：
第２のビットは、制御が即刻、別のイベントが到来することがなくても、次のエントリによって続行されるべきであるか、または次のイベントが待たれるべきであるかを特徴付ける。オーバサンプリングが使用され、かつＲＵＮビットがセットされると、次のエントリがこのオーバサンプリングクロックを用いて処理される。このことは、エントリがセットされたＲＵＮビットなしに実現される、またはオーバサンプリングクロックレートにおいてシステムクロック内に処理することができるエントリの数に達するまでの間行われる。オーバサンプリング方法が使用されなければ、通常のシステムクロックおよびセットされたＲＵＮビットによって先送りが行われる。ＲＵＮ（ラン）ビットによって特徴付けられた命令列のシーケンスの期間に到来するイベントが評価されかつトリガ信号がフリップフロップに記憶される。制御部はこのフリップフロップを、セットされたＲＵＮビットのないエントリに達したとき、再び評価する。
エントリの残りは、種類に応じて（データまたは命令）すべての必要な情報を含んでいるので、その結果制御部はそのタスクを完全に実施することができる。
リングメモリの大きさは用途に応じて具体化実現可能であり、殊にこのことは、リングメモリが１つまたは複数のコンフィギュレーション化可能なセルのコンフィギュレーション化によって生じるプログラミング可能なモジュールに対して当てはまる。
その際リングメモリは、コンフィギュレーションを行うべきエレメント、またはコンフィギュレーションを行うべきエレメントの群に、選択されたコンフィギュレーション語（リングメモリにおける）がコンフィギュレーションを行うべきエレメント、またはコンフィギュレーションを行うべきエレメントの群のコンフィギュレーションレジスタにエントリされるように接続されている。
これにより、コンフィギュレーションを行うべきエレメント、またはコンフィギュレーションを行うべきエレメントの群の有効でかつ作業能力のあるコンフィギュレーションが生じる。
それぞれのリングメモリは、１つの制御部または複数の制御部を有しており、これらは読み出し位置ポインタおよび／または書き込み位置ポインタの位置決めを制御する。
制御部は、ドイツ連邦共和国特許出願公開第４４１６８８１号公報に記載されている応答チャネルを用いて、モジュールの別のエレメントにまたはモジュール内で伝送される外部のイベントによって（例えば割り込み、ＩＯプロトコル等）応答することができかつこれら内部または外部のイベントに対する応答として、読み出し位置ポインタおよび／または書き込み位置ポインタを別のエントリに動かす。
イベントとして例えば次のものが考えられる：
１．計算装置のクロックサイクル。
２．内部または外部の割り込み信号。
３．モジュール内の別のエレメントのトリガ信号。
４．データフローおよび／または命令フローの、或る値との比較。
５．入力／出力イベント。
６．カウンタの作動、オーバフロー、新たなセット等。
７．比較の評価。
モジュールに複数のリングメモリがあるのであれば、各リングメモリの制御部は種々異なったイベントに応答するようにすることができる。
読み出し位置ポインタが新しいエントリに移る度毎に、このエントリに含まれているコンフィギュレーション語が、リングメモリに接続されている１つのコンフィギュレーション化可能なエレメントまたは複数のコンフィギュレーション化可能なエレメントに伝送される。
この伝送は、再コンフィギュレーション化には関係しない、モジュールの部分の動作手法が考慮されないように行われる。
単数または複数のリングメモリは、モジュール内にあってよいが、外部のインタフェースを介して、外部からモジュールに接続されるようにしてもよい。
その際モジュール当たりに複数の独立したリングメモリも考えられる。これらのリングメモリはモジュールの１つの区域にまとめることができるが、または効果的な方法で、モジュールの面にわたって分配されて配置されている。
コンフィギュレーションデータは、ドイツ連邦共和国特許出願公開第４４１６８８１号公報から公知のようなロードロジックによって、またはモジュールの別の内部セルによってスイッチング・テーブルのメモリにロードされる。その際コンフィギュレーションデータを、ロードロジックによって、またはモジュールの別の内部セルによって同時に複数の種々異なったスイッチング・テーブルに伝送して、スイッチング・テーブルの同時のロードを可能にすることもできる。
その際コンフィギュレーションデータは、データ処理装置の主メモリ内にあってもよくかつロードロジックに代わって、ＤＭＡまたはプロセッサ制御されるデータトランスファのような公知の方法によって伝送することができる。
ロードロジックによるスイッチング・テーブルのリングメモリのロードの後、スイッチング・テーブルの制御部はスタート状態にセットされ、モジュール全体またはモジュールの部分の有効なコンフィギュレーションを調整設定する。そこでスイッチング・テーブルの制御部は、到来するイベントに対する応答として、読み出し位置ポインタおよび／または書き込み位置ポインタの新たな位置決めを始める。
新しいデータの、１つのスイッチング・テーブルまたは多数のスイッチング・テーブルへのロードを開始するために、制御部は信号をロードロジックに、ドイツ連邦共和国特許出願公開第４４１６８８１号公報の意味において、または新しいデータの、スイッチング・テーブルのリングメモリへのロードを行っている、モジュールの別の内部部分に返送することができる。この種の応答のトリガは、特有の命令の評価、カウンタ状態によって行うことができるが、または外部から（ドイツ連邦共和国特許出願第１９６５１０７５．９号明細書のステート・バック・ユニットにおいて記載されているように）行うことができる。ロードロジックまたはモジュールの別の内部セルはこの信号を評価し、この信号に場合によっては変更されたプログラム実行によって応答し、かつ新しいまたは別のコンフィギュレーションデータを単数または複数のリングメモリに伝送する。そこでその場合、信号の評価に基づいてデータ伝送に関与しているリングメモリのデータだけを伝送すればよい。もはやモジュール全体のコンフィギュレーションデータを伝送する必要はない。
一時メモリ
個々のコンフィギュレーション化可能なエレメントまたはその群（以下に機能エレメントと称する）に１つのメモリを接続することができる。このメモリの実現のために従来技術による多数の方法を使用することができ、殊に、ＦＩＦＯが適している。機能エレメントによって生成されるデータはメモリに、データパケットが同じ実施すべき演算によって処理されるまでの間、またはメモリが一杯になるまでの間記憶される。その際スイッチング・テーブルを介してコンフィギュレーションエレメントが再コンフィギュレーション化され、即ちエレメントの機能は変化する。その際スイッチング・テーブルに対するトリガ信号として、メモリが一杯であることを指示するフルフラグを用いることができる。データ量を任意に決定することができるようにするために、フルフラグの位置がコンフィギュレーション化可能であり、即ちメモリは同様に、スイッチング・テーブルによってコンフィギュレーションを行うことができる。メモリにおけるデータは、コンフィギュレーションエレメントに導かれかつデータに関する新しい演算が実施される。データは、新しい計算に対するオペランドである。その際メモリからのデータだけを処理することができ、または更に、別のデータが外部から（モジュールの外部または別の機能エレメントから）到来する。データの処理の際、これら（演算の結果）は後続のコンフィギュレーションエレメントに転送することができ、または再度、メモリに書き込むことができる。メモリに対して書き込むアクセスも読み出すアクセスも可能にするために、メモリは２つのメモリバンクから成っていることができ、これらメモリバンクは交番的に処理されるかまたは同一のメモリに対する別個の読み出しおよび書き込み位置ポインタが存在している。特別な実施の形態は、複数の、上述したメモリの接続である。これにより、複数の結果を別個のメモリにファイルしかつ所定の時点で、所定の機能を実施するために、複数のメモリ領域が同時に１つの機能エレメントの入力側に導かれかつ計算に組み入れられる。
リングメモリのエントリの構成
次に、ドイツ連邦共和国特許出願公開第４４１６９９１号公報に記載されているように、データ処理装置に使用されるスイッチング・テーブルのリングメモリへのエントリの可能な構成について説明する。次の表には、命令語の個別ビットに基づいた命令構成が記述されている：
更に、ＡＬＵを制御するために１つまたは複数のスイッチング・テーブルを使用することが考えられる。本発明は、例えば、スイッチング・テーブルがＭ／Ｆ−ＰＬＵＲＥＧレジスタに接続されるまたはＭ／Ｆ−ＰＬＵＲＥＧレジスタ全体がスイッチング・テーブルによって置換されるドイツ連邦共和国特許第１８６５１０７５．９号明細書の改良として利用することができる。
【図面の簡単な説明】
第１図は、リングメモリの基本的な構成を示し、
第２図は、リングメモリの内部構成を表し、
第３図は、選択可能な作業領域を有するリングメモリを示し、
第４図は、リングメモリおよびリングメモリの種々異なったセクションに対する複数の書き込みおよび読み出し位置ポインタを介して作業することができる制御部を示し、
第５図は、が種々様々なセクションにける種々異なった制御部がアクセスするリングメモリを表し、
第６図は、リングメモリと、コンフィギュレーション化可能なエレメントとの接続を示し、
第７図は、種々異なったトリガ信号に応答することができるようにするためにロジックを有する制御部を示し、ａ）はトリガパルスに対するマスクの実現を示し、
第８図は、制御部に対するクロック発生器を示し、
第９図は、コンフィギュレーションを行うべきエレメントのコンフィギュレーション化を可能にするために、制御部と内部セルとの相互接続を示し、
第１０図は、リングメモリにファイルされている命令の、制御部による処理を説明し、
第１１図は、リングメモリに記憶されているデータの処理を説明し、
第１２図は、２つのメモリバンクから成る一時メモリの、コンフィギュレーション化可能な多数のエレメントに対する接続を示し、ａ〜ｄはデータ処理のシーケンスを示し、
第１３図は、別個の書き込み／読み出しポインタを有する一時メモリの、多数のコンフィギュレーション化可能な多数のエレメントに対する接続を示し、
第１４図は、別個の書き込み／読み出しポインタを有する一時メモリの機能の手法を示し、
第１５図は、それぞれ２つのメモリバンクから成る２つの一時メモリの、コンフィギュレーション化可能な多数のエレメントに対する接続を示し、ａ〜ｃはデータ処理のシーケンスを示す。
図面の詳細な説明
第１図には、リングメモリの基本構成が示されている。それは、書き込み位置ポインタ０１０１と読み出し位置ポインタ０１０２とから成っている。これらポインタはメモリ１０３０にアクセスする。このメモリはＲＡＭまたはレジスタとして実現されていてよい。書き込み／読み出し位置ポインタを用いて、ＲＡＭのアドレス０１０４が選択される。このアドレスに、選択されたアクセス形式に依存して、入力データを書き込み、またはそこのデータを読み出すことができる。
第２図には、単純なリングメモリの内部構成が示されている。書き込み／読み出し位置ポインタに対してそれぞれ１つのカウンタが使用できるようになっている。０２０１は読み出し位置ポインタ０２０４のカウンタを表しかつ０２０６は書き込み位置ポインタ０２０５のカウンタである。２つのカウンタ０２０１，０２０６はそれぞれ、大域的なリセット入力側と、計数方向を決めるアップ／ダウン入力側を有している。入力側にカウンタの出力が加わるマルチプレクサ０２０２を介して、メモリ０２０３のアドレスを指示する書き込み位置ポインタ（０２０５）と読み出し位置ポインタ（０２０４）とが切り換えられる。書き込みアクセスおよび読み出しアクセスは信号２０７を介して実施される。書き込みアクセスまたは読み出しアクセスの都度、それぞれのカウンタは１位置づつ歩進計数される。そこで、書き込み位置ポインタ（０２０５）と読み出し位置ポインタ（０２０４）がメモリの最後の位置（アップ方向に計数するカウンタの場合は最後のアドレスまたはダウン方向に計数するカウンタの場合は最初のアドレス）を示すと、書き込みまたは読み出し位置ポインタ０２０５，０２０４は次のアクセスでメモり０２０３の最初の位置にセットされる（アップ方向に計数するカウンタの場合は最初のアドレスまたはダウン方向に計数するカウンタの場合は最後のアドレス）。このようにして、リングメモリの機能が生じる。
図３には、通常のリングメモリの拡張が示されている。この拡張された構成では、書き込み位置ポインタ０３１１のカウンタ０３０３および読み出し位置ポインタ０３１２のカウンタ０３０９は１つの値をロードすることができるので、メモリのそれぞれのアドレスは直接調整設定することができる。このロード過程は通例のように、カウンタのデータおよびロード入力側を介して行われる。更に、リングメモリの作業領域を内部メモリ０３０６の所定のセクションに制限することができる。このことは、書き込み位置ポインタ０３１１のカウンタ０３０３および読み出し位置ポインタ０３１２のカウンタ０３０９を制御する内部ロジックによって行われる。このロジックは次のように構成されている：カウンタ（０３０３，０３０９）の出力側はそれに属するコンパレータ（０３０２，０３０８）の入力側に導かれる。そこで、それぞれのカウンタの値が、それぞれのデータレジスタ（０３０１，０３０７）の値と比較される。データレジスタには、飛び越し位置、即ちリングメモリのセクションの終わりが記憶されている。２つの値が一致すると、コンパレータ（０３０２，０３０８）は信号をカウンタ（０３０３，０３０９）に送出する。そこでカウンタは、飛び越しの目標アドレスに対するデータレジスタ（０３０４，０３１０）から値、即ちリングメモリのセクションの始めをロードする。飛び越し位置に対するデータレジスタ（０３０１，０３０７）および飛び越しの目標アドレスに対するデータレジスタ（０３０４，０３１０）はロードロジック（ドイツ連邦共和国特許出願公開第４４１６８８１号公報参照）によってロードされる。この拡張によって、リングメモリが内部メモリの全部の領域を使用せず、選択された部分だけを使用することが可能である。更に、このような書き込み／読み出し位置ポインタ（０３１１，０３１２）を複数個使用する場合、メモリを種々のセクションに分割することができる。
第４図には、複数のセクションに分配されているリングメモリの構成が示されており、その際制御部４０１はこれらセクションの１つにおいて動作する。制御部は第７図に基づいて詳細に説明する。リングメモリを複数のセクションに分割できるようにするために、その構成が第３図に示されていた、複数の書き込み／読み出し位置ポインタ０４０２，０４０８が使用される。その際制御部は、それが動作する領域をマルチプレクサ０４０７を介して選択する。書き込みまたは読み出しアクセスはマルチプレクサ０４０３を介して選択される。従って、メモリ０４０４のアドレスは選択された書き込み／読み出し位置ポインタによってアドレッシングされる。
第５図には、複数の制御部０５０１が制御部につきそれぞれ１つの書き込みおよび読み出し位置ポインタ０５０６，０５０２を介してリングメモリの固有の領域において動作する例が示されている。その際それぞれの制御部０５０１には書き込み位置ポインタ０５０６および読み出し位置ポインタ０５０２が配属されている。複数の書き込みおよび読み出し位置ポインタ０５０６，０５０２のいずれがメモり０５０４をアクセスするかは、マルチプレクサ０５０５を介して選択される。マルチプレクサ０５０３を介して書き込みアクセスかまたは読み出しアクセスが選択される。制御部０５０１の書き込み／読み出し信号はマルチプレクサ０５０７を介してメモり０５０４に達する。マルチプレクサ０５０７，０５０５，０５０３の制御信号は制御部０５０１からアービタ０５０８を介してマルチプレクサに行く。アービタ０５０８によって、複数の制御部が同時に、マルチプレクサ０５０７，０５０５，０５０３にアクセスすることが妨げられる。
第６図には、リングメモリ０６０１およびコンフィギュレーションエレメント０６０２とのその接続が示されている。リングメモリ０６０１は０６０４，０６０５，０６０６を介して接続されている。０６０４を介して問題のセル０６０７のアドレスが伝送される。線路０６０５はリングメモリからコンフィギュレーションデータを伝送する。セル０６０７は線０６０６を介して、再コンフィギュレーション化が可能であるかどうかの応答を伝送する。リングメモリにファイルされているデータはコンフィギュレーションエレメント０６０２にエントリされる。このコンフィギュレーションエレメント０６０２はコンフィギュレーション化可能なエレメント０６０３のコンフィギュレーションを決定する。コンフィギュレーション化可能なエレメント０６０３は例えば論理ユニット、ＡＬＵから成っていることができる。
第７図には、種々異なったトリガイベントに応答することができる制御部が示されている。その際個々のトリガイベントはマスキング可能であるので、常に、１つのトリガイベントのみがあるものと見なされる。このことはマルチプレクサ０７０１によって行われる。トリガ信号はフリップフロップ０７０４によって記憶される。ＡＮＤゲートを介してマスクとしても構成することができるマルチプレクサ０７０２（第７ａ図参照）は、ロー・アクティブなトリガ信号およびハイ・アクティブなトリガ信号を処理することができるようにするために用いられる。フリップフロップに記憶されているトリガ信号は０７０５を介してクロック発生部に転送される。クロック発生部については第８図を用いて説明する。ステートマシーン０７０３にはクロック発生のためのロジックからクロック（ＣＬＫ）が供給されかつその入力信号に依存して出力信号と、フリップフロップ０７０４をリセットしかつ次のトリガ信号まで処理を停止するためにリセット信号を送出する（ＣＬＲ）。この具体例の利点は、クロック遮断時の電流節約である。というのは、その場合ステートマシーン０７０３はスタチックだからである。クロックが常に加わっていて、ステートマシーンが命令デコーダおよびラン・ビットの状態によって制御される具体化実施も同様に考えられる。
第７ａ図には、トリガ信号のマスキングが示されている。トリガ信号およびＡの線路は、ＡＮＤゲート０７０６の入力側に接続されている。ＡＮＤゲート０７０６の出力側は０７０７にＯＲ結合されていて、出力信号を発生する。
第８図には、ステートマシーンに対するクロック発生のためのロジックが示されている。０８０１において、ＰＬＬを用いて別のクロックが発生される。それからマルチプレクサ０８０２を介して、通常のチップクロックかまたはＰＬＬ０８０１のクロックが使用されるかを選択することができる。ＯＲゲート０８０４には信号ＣおよびＢが加わる。信号Ｃは制御部におけるトリガイベントに基づいて発生される（第７図の０７０５参照）。信号Ｂは命令語のビット１から（第１０図の１０１２参照）から到来する。このビットは、ラン・フラグの機能を有しているので、制御部はラン・フラグがセットされている場合にトリガパルスに無関係に引き続き動作する。ＯＲゲート０８０４の出力側はマルチプレクサ０８０２の出力によって丸められかつこのようにしてステートマシーンに対するクロックを生成する。
第９図には、制御部０９０７と、メモリ０９０１を有するロードロジック０９０２と、リングメモリ０９０６と、コンフィギュレーション化可能なエレメント０９０５と、コンフィギュレーションエレメント０９０８と、コンフィギュレーションのために利用される内部セル０９０３との間の接続が示されている。ここで、コンフィギュレーションのために利用される内部セル０９０３は、コンフィギュレーション化可能なエレメント０９０５と、コンフィギュレーションエレメント０９０８とを有する通常のセルとして示されている。リングメモリ０９０６はコンフィギュレーションエレメント０９０８に接続されておりかつ制御部０９０７によって制御される。制御部０９０７は種々異なったトリガパルスに応答し、その際これらトリガパルスは、コンフィギュレーションのために使用される内部セル０９０３から到来する可能性もある。応答チャネル０９０９を介して、制御部０９０７は、トリガイベントに基づいて、新しいデータがリングメモリ０９０６にロードされるべきであるとき、ロードロジック０９０２に通報する。この応答の送出に対して付加的に、制御部０９０７は更に、信号をマルチプレクサ０９０４に送出しかつ、ロードロジック０９０２からのデータがリングメモリに送出されるのかまたはコンフィギュレーションのために使用される内部セル０９０３からデータがリングメモリに送出されるのかを選択する。ロードロジックによるリングメモリのコンフィギュレーションの他に、リングメモリを次のように調整設定することができる：コンフィギュレーション化可能なエレメント０９０３は、単独でまたはエレメント群の最後のエレメントとして、リングメモリ０９０６に対するエントリを生成するように接続されている。このモードにおいて、マルチプレクサ０９０４は０９０３からのデータをリングメモリに通し、一方ロードロジックによるコンフィギュレーションではロードロジックからのデータが通し接続される。固定的に具体化実現されている別の機能ユニットをコンフィギュレーション信号のソースとして用いることも勿論考えられる。
第１０図には、リングメモリにファイルされている命令の、制御部による命令処理が示されている。１００１は、次のビット分配を有するリングメモリのメモリを表している。ビット０はデータまたは命令ビットとしてのエントリを特徴付けている。ビット１はランおよびストップモードを特徴付けている。ビット２〜６は命令をコード化する命令番号を表すものである。ビット７は、読み出し位置ポインタに対する命令または書き込み位置ポインタに対する命令が使用されるかを指示する。命令が位置ポインタに影響を及ぼさなければ、ビット７は定義されていない。ビット８〜ｎには命令のために必要なデータがファイルされる。カウンタ１００４，１００５は、リングメモリに属している書き込み／読み出し位置ポインタを形成する。制御部がトリガパルスを受信すると、ステートマシーンはパルスを読み出し位置ポインタに送出する。書き込み位置ポインタは、命令の読み出しのために必要ではなく、データを、リングメモリにエントリするためにだけ利用される。選択された読み出し位置ポインタは、１つの位置だけ進められかつ新しい命令が選択される（ビット０＝０）。次に命令デコーダ１００２には、ビット２〜６およびビット７が加わり、デコード化されかつ結果はステートマシーンに転送される（１０２４）。ステートマシーンはどの命令が生じているのかを識別しかつ相応に切り替わる。
◎ 命令スキップビットであれば、ステートマシーン１０１１はパルスを加算器／減算器１００６に送出して、それがマルチプレクサ１００３を介して供給される、カウンタ１００４，１００５からのデータに対して、ビット８〜ｎからの命令語のデータを加算または減算するようにする。マルチプレクサ１００３はビット７に依存して、書き込み位置ポインタのカウンタ１００４または読み出し位置ポインタのカウンタ１００５を選択する。データが加算／減算された後、ステートマシーン１０１１はゲート１０１０を活性化しかつ引き受け信号をカウンタ１００４，１００５に送出する。これにより、選択された位置ポインタは、スキップ命令のデータに指示されている数の位置だけ前方または後方に位置を指示する。
◎ ＧＯＴＯ命令の場合、ステートマシーン１０１１によってゲート１００７が活性化され、その結果データはビット７に依存して、書き込みまたは読み出し位置カウンタ１００４，１００５に達しかつそこで引き受けられる。
◎ ＭＡＳＫ命令の場合、データはラッチ１００８に引く受けられかつそこに記憶される。それからこれらのデータは第７図／第７ａ図に示されている制御部の接続路Ａを介して用意されかつそこで、トリガパルスが引き受けられるべきではないすべてのトリガ入力側をマスクする。
◎ ＷＡＩＴ命令の場合、データビット中に指示される数だけイベントが待たれる。ステートマシーン１０１１によってこの命令が記録されると、それは１つのパルスを待ちサイクルカウンタ１００９に送出し、このカウンタがデータを引き受ける。そこでサイクルカウンタはステートマシーン１０１１から転送されるイベントの都度、１桁下方に計数する。このカウンタが零まで計数するや否や、キャリーフラグがセットされかつステートマシーン１０１１に送出される（１０２３）。このキャリーフラグによってステートマシーンはそれ以降引き続き動作する。
◎ ＷＡＩＴ−ＧＯＴＯ命令の場合、待ちイベントの数を指示するデータが待ちサイクルカウンタに引き受けられる。データにおいて指示されているイベントの数に達すると、ステートマシーンはゲート１００７を活性化しかつ飛び越し位置に対するデータを選択されたカウンタに転送する。
◎ ＳＷＡＰ命令は、リングメモリの２つの位置の間で２つのエントリを交換するために用いられる。ラッチ１０１７に、交換すべき第１のエントリのアドレスが記憶され、ラッチ１０１８に、交換すべき第２のエントリのアドレスが記憶される。これらのアドレスは書き込み／読み出しポインタのマルチプレクサ１０１５および１０１６に転送される。まず、１０１６を介してエントリ１が選択されかつラッチ１０１９に記憶され、その後１０１６を介してエントリ２が選択されかつ１０２０に記憶される。１０１５を介して書き込みポインタが第１のエントリにセットされかつゲート１０２２を介してエントリ２のその前のデータが記憶される。その後１０１５を介して書き込みポインタは第２のエントリにセットされかつゲート１０２１を介してエントリ１のかつてのデータが記憶される。
◎ ステートマシーン１０１１は、１０１４を介して応答をロードロジック（例えばステート・バック・ユニットを介して、ドイツ連邦共和国特許出願第１９６５１０７５．９号明細書参照）に送出する。この接続線路を介してステートマシーンは、ＬＬＢａｃｋ命令が記録されるや否や、信号を送出する。
◎ ラン・フラグとして用いられるビット１は、第８図に示されている、制御部のクロック生成部に送出される。
◎ ＮＯＰ命令はステートマシーンに記録されるが、演算は実施されない。
第１１図には、リングメモリに記憶されているデータ語処理が示されている。データ語であるので、ビット０は１にセットされている。命令デコーダ１１０７は、データ語であることを識別しかつ再コンフィギュレーション化が可能であるかどうかの質問１１０６をビット２〜６においてアドレス指定されているセルに送出する。質問の送出は、ゲート１１０２の活性化と同時に行われ、これによりセルのアドレスが伝送される。セルは１１０５を介して再コンフィギュレーション化が可能であるかどうか指示する。可能であれば、コンフィギュレーションデータをセルに伝送するために、ゲート１１０３が操作される。再コンフィギュレーション化が可能でなければ、処理は引き続き実行されかつリングメモリにおける次の循環において再コンフィギュレーション化が新たに試行される。このシーケンスを次のように変形することもできる。ステートマシーンはゲート１１０２および１１０３を活性化しかつデータをアドレス指定されたセルに伝送する。セルの再コンフィギュレーションが可能であれば、セルは１１０５を介してデータの受信を確認応答する。再コンフィギュレーションが可能でなければ、セルは受信信号を送出せずかつリングメモリの次の循環において再コンフィギュレーションが新たに試行される。
第１２図には、コンフィギュレーション化可能なエレメント（１２０１）の群（機能エレメント）（１２０２）が図示されている。データは入力バス（１２０４）を介して機能エレメントに達しかつ結果は出力バス（１２０５）を介して先に送られる。その際１２０５はとりわけ、２つのメモリバンク１２０３に送出され、これらメモリバンクは交互にその都度一方が書き込みメモリまたは読み出しメモリとして動作する。これらメモリの出力側は入力バス（１２０４）に接続されている。全体の回路はスイッチングテーブルに通じるバスを介して（１２０６）コンフィギュレーション化することができ、その際スイッチングテーブルに対するトリガ信号もスイッチングテーブルからのトリガ信号もこのバスを介して伝送される。その際機能エレメントの機能の他に、瞬時的にアクティブな書き込み／読み出しメモリおよびそれぞれのメモリのメモリ深度が調整設定される。
第１２ａ図には、外部（１２０４）、即ち別の機能ユニットまたはモジュールの外部からのデータがどのように機能エレメント（１２０２）において計算されかつそれから書き込みメモり（１２１０）に書き込まれるかが示されている。
第１２ｂ図には、第１２ａ図の次のステップが示されている。機能エレメント１２０２およびメモリ１２２０，１２２１は機能エレメントまたはメモリまたは別のユニットによって発生されたトリガに従って１２０６を介して再コンフィギュレーション化された。書き込みメモリ１２１０は今や、読み出しメモリ（１２２０）としてコンフィギュレーション化されておりかつ機能エレメントに対してデータを送出する。結果は書き込みメモリ１２２１に記憶される。
第１２ｃ図には、第１２ｂ図の次のステップが示されている。機能エレメント（１２０２）およびメモリ（１２３０，１２３１）は機能エレメントまたはメモリまたは別のユニットによって発生されたトリガに従って１２０６を介して再コンフィギュレーション化された。書き込みメモリ１２２１は今や、読み出しメモリ１２３０としてコンフィギュレーション化されておりかつ機能エレメントに対するデータを送出する。結果は書き込みメモリ１２３１に記憶される。この例において、外部（１２０４）、即ち別の機能ユニットまたはモジュールの外部から付加的なオペランドが一緒に計算される。
第１２ｄ図には、第１２ｃ図の後の次のステップが示されている。機能エレメント（１２０２）およびメモリ（１２０３，１２４０）は、機能エレメントまたはメモリまたは別のユニットによって発生されたトリガに従って１２０６を介して再コンフィギュレーション化された。書き込みメモリ（１２３１）は今や、読み出しメモリ（１２４０）としてコンフィギュレーション化されておりかつ機能エレメントに対するデータを送出する。結果は出力バス（１２０５）を介して転送される。
第１３図には、第１２図の回路が示されており、その際２つのメモリバンクの代わりに、別個の書き込みポインタおよび読み出しポインタを有するメモリが使用されている（１３０１）。
第１４図には、第１３図のメモリ（１４０１）が示されている。１４０２は読み出し位置ポインタであり、ポインタの前のエントリは既に読み出されているかまたは空いている（１４０５）。ポインタは空いているポインタを指示する。読み出し位置ポインタの後ろにデータ（１４０６）があり、これらはまだ読み出されなければならない。その後には空いている空間（１４０４）および既に新しく書き込まれたデータ（１４０７）が続いている。書き込み位置ポインタ（１４０３）は、空であるかまたは既に読み出された空いているエントリを指示する。メモリは、既述のように、リングメモリとして構成することができる。
第１５図には、第１２図の回路が示されており、その際２つのメモリバンク（１２０３）は２重に存在している。これにより、複数の結果を記憶しかつその後一緒に処理することができる。
第１５ａ図には、外部（１２０４）、即ち別の機能ユニットまたはモジュールの外部からのデータが、どのように機能エレメント（１２０２）において計算されかつそれからバス１５１１を介して書き込みメモり（１５１０）に書き込まれるかが示されている。
第１５ｂ図には、第１５ａ図の次のステップが示されている。機能エレメント（１２０２）およびメモリ（１２０３，１５１０，１５２０）は、機能エレメントまたはメモリまたは別のユニットによって発生されたトリガに従って１２０６を介して再コンフィギュレーション化された。その際外部（１２０４）、即ち、別の機能ユニットまたはモジュールの外部からのデータが機能エレメント（１２０２）において計算されかつそれからバス１５２１を介して書き込みメモり（１５２０）に書き込まれる。
第１５ｃ図には、第１５ｂ図の次のステップが示されている。機能エレメント（１２０２）およびメモリ（１２０３，１５３０，１５３１，１５３２）は機能エレメントまたはメモリまたは別のユニットによって発生されたトリガに従って１２０６を介して再コンフィギュレーション化された。書き込みメモリ（１５０１，１５２０）は今や読み出しメモリ（１５３１，１５３２）としてコンフィギュレーション化されている。読み出しメモリは複数のオペランドを同時に機能エレメント（１２０２）に送出する。その際それぞれの読み出しメモリ（１５３１，１５３２）はそれぞれ独立したバスシステム（１５３４，１５３５）によって１２０２に接続されている。結果は１５３３を介して書き込みメモり（１５３０）に記憶されるかまたは１２０５を介して転送される。
概念定義
ＡＬＵ 算術論理ユニット。データの処理のための基本ユニット。このユニットは、加算、減算、状況によっては乗算、除算、級数展開等のような演算を実施することができる。その際、ユニットは整数のユニットまたは浮動小数点ユニットして構成されていることができる。同様にユニットは、ＡＮＤ、ＯＲのような論理演算並びに比較を実施することができる。
データ語 データ語は任意の長さのビット列から成っている。このビット列は装置に対する処理単位を表している。データ語においてプロセッサ等モジュールに対する命令並びに純然たるデータがコード化される。
ＤＦＰ ドイツ連邦共和国特許出願公開第４４１６８８１号公報に記載のデータフロープロセッサ。
ＤＰＧＡ 従来のダイナミックコンフィギュレーション化可能なＦＰＧＡ。
Ｄフリップフロップ クロックの上昇側縁において信号を記憶するメモリエレメント。
ＥＡＬＵ 拡張された算術論理ユニット。ドイツ連邦共和国特許出願公開第４４１６８８１号公報に記載のデータ処理装置の作動のために必要とされるまたは効果的である特別機能が拡張されたＡＬＵ。これは殊にカウンタである。
エレメント 部品として電子モジュールにおいて使用することができる、それ自体独立している、すべての種類の単位に対する集合概念。即ちエレメントには次のものがある：
◎ すべての種類のコンフィギュレーション化可能なセル
◎ クラスタ
◎ ＲＡＭブロック
◎ ロジック
◎ 計算ユニット
◎ レジスタ
◎ マルチプレクサ
◎ チップのＩ／Ｏピン
イベント イベントは、ハードウェアエレメントによって用途に適ったいずれかの形式および方法で評価しかつこの評価に対する応動として規定の動作をトリガすることができる。従って、イベントには例えば次のものがある：
◎ 計算装置のクロックサイクル。
◎ 内部または外部の割り込み信号。
◎ モジュール内の別のエレメントのトリガ信号。
◎ データ流および／または命令流の、或る値との比較。
◎ 入出力イベント。
◎ カウンタの始動、オーバフロー、新たなセット等。
◎ 比較の評価。
フラグ 状態を指示する、レジスタ中のステータスビット。
ＦＰＧＡ プログラミング可能な論理モジュール。従来技術。
ゲート 論理基本機能を実施するトランジスタ群。基本機能は例えば、ＮＡＮＤ、ＮＯＲ、伝送ゲートである。
コンフィギュレーション化可能なエレメント コンフィギュレーション化可能なエレメントは、特定の機能に対するコンフィギュレーション語によって調整設定することができる、論理モジュールのユニットを表している。従って、コンフィギュレーション化可能なエレメントは、すべての種類の、ＲＡＭセル、マルチプレクサ、算術論理ユニット、レジスタおよびすべての種類の、内部および外部のネット化記述などである。
コンフィギュレーション 論理ユニット、（ＦＰＧＡ）セルまたはＰＡＥの機能およびネット化の調整設定（再コンフィギュレーション化参照）。
コンフィギュレーションメモリ コンフィギュレーションメモリは１つまたは複数のコンフィギュレーション語を含んでいる。
コンフィギュレーション語 コンフィギュレーション語は任意の長さのビット列から成っている。このビット列は、コンフィギュレーションを行うべきエレメントに対する有効な調整設定を表しているので、機能するユニットが生じる。
ロードロジック ＰＡＥのコンフィギュレーション化および再コンフィギュレーション化のためのユニット。そのタスクに特有に整合されているマイクロコントローラによって構成されてる。
ラッチ 信号を普通、ハイレベルの期間にトランスペアレントに転送しかつローレベルの期間に記憶するメモリエレメント。ＰＡＥにおいて部分的に、レベルの機能が正確に反転しているラッチが使用される。この場合、通例のラッチのクロックの前にインバータが切り換えられる。
読み出し位置ポインタ ＦＩＦＯまたはリングメモリ内の読み出しアクセスに対する瞬時的にその時点のエントリのアドレス。
論理セル ＤＦＰ、ＦＰＧＡ、ＤＰＧＡにおいて使用されるコンフィギュレーション化可能なセルで、そのコンフィギュレーションに従って簡単な論理または算術タスクを果たすもの。
オーバサンプリング 基本クロックの倍数の周波数で、基本クロックと同期してタイミングがとられる。このより高速なクロックは大抵、ＰＬＬによって生成される。
ＰＬＬ 基本クロックに基づいてクロックを逓倍するためのユニット（位相閉ループ回路）。
ＰＬＵ ＰＡＥのコンフィギュレーション化および再コンフィギュレーション化のためのユニット。そのタスクに特有に整合されているマイクロコントローラによって構成されてる。
リングメモリ メモリの終わりに達し、即ちメモリの始めに位置している独自の書き込み・読み出し位置ポインタを有するメモリ。これにより、リングの形のエンドレスメモリが生じる。
ＲＳフリップフロップ リセット・セットフリップフロップ。２つの信号によって切り換えることができるメモリエレメント。
書き込み位置ポインタ ＦＩＦＯまたはリングメモリ内の書き込みアクセスに対する瞬時的にその時点のエントリのアドレス。
ステートバック・ユニット ステート信号の、ＰＬＵに対する応答を制御するユニット。１つのマルチプレクサと１つのコレクタ開放形バスドライバ回路から成っている。
スイッチング・テーブル スイッチング・テーブルは、制御部によって応答されるリングメモリである。スイッチング・テーブルのエントリは任意のコンフィギュレーション語を収容することができる。制御部は命令を実施することができる。スイッチング・テーブルはトリガ信号に応答しかつリングメモリにおけるエントリに基づいてコンフィギュレーション化可能なエレメントを再コンフィギュレーション化する（コンフィギュレーション参照）。
処理サイクル 処理サイクルは、ユニットが、定義されたおよび／または有効な状態から次の定義されたおよび／または有効な状態に達するのに必要とする持続時間を記述している。
ステートマシーン 種々様々な状態をとることができるロジック。状態間の移行は種々異なった入力パラメータに依存している。これらマシーンは、複雑な機能を制御するために使用されかつ従来技術に対応している。
Claims (6)
- データ処理ユニットであって、該データ処理ユニットは
コンフィギュレーション化可能なエレメントの２次元または多次元のセル装置と、該セル装置に割り当てられているコンフィギュレーションデータ送信ユニットとを有しており、該コンフィギュレーションデータ送信ユニットは
ロードロジック回路として
または
コンフィギュレーションのために使用される内部セルとして
または
コンフィギュレーション信号源として用いられる別の固定的にインプリメントされた機能ユニットとして
実現されている
形式のものにおいて、
個別のコンフィギュレーション化可能なエレメントまたはその群と前記コンフィギュレーションデータ送信ユニットとの間の通信ユニットとして、
スイッチング・テーブルが設けられており、該スイッチング・テーブルは
該コンフィギュレーションデータ送信ユニットからのコンフィギュレーションデータを収容するためのコンフィギュレーションメモリと
制御部と
を有しており、該制御部は、
読み出しおよび／または書き込み位置ポインタを、そこで選択され、前記エレメントまたはその群から通報されたイベントまたはこの種のイベントの組み合わせの到来に応答してコンフィギュレーションメモリ場所に移動させて、リアルタイムで、コンフィギュレーション語を前記コンフィギュレーションメモリからコンフィギュレーションすべきエレメントに伝送して、再コンフィギュレーションが実施されることを可能にするように
構成されている
ことを特徴とするデータ処理ユニット。 - 前記コンフィギュレーションメモリはリングメモリとして形成されている請求項１記載のデータ処理ユニット。
- 少なくとも、ステータストリガのためのトリガ入力側（トリガ）を備えている前記通信のためのユニットが設けられている
請求項１または２記載のデータ処理ユニット。 - 前記制御部は、トリガパルスに応答するように構成されており、かつ
個々のトリガパルスをマスクアウトするためおよび／または前記通信ユニットがそれに応答する、到来するトリガパルスの極性を予め定めるための手段が設けられている
請求項１から３までのいずれか１項記載のデータ処理ユニット。 - 前記制御部は、所定のコンフィギュレーションされたメモリアドレスを生成するように構成されているアドレス発生器を有している
請求項１から４までのいずれか１項記載のデータ処理ユニット。 - ロードロジック回路としてまたはコンフィギュレーションのために使用される内部セルとしてまたはコンフィギュレーション信号源として用いられる別の固定的にインプリメントされた機能ユニットとして実現されているコンフィギュレーションデータ送信ユニットを用いて、コンフィギュレーション化可能なモジュールのセル装置における個別のコンフィギュレーション化可能なエレメントまたはその群を再コンフィギュレーションする方法であって、
コンフィギュレーションデータは前記コンフィギュレーションデータ送信ユニットからスイッチング・テーブルに送信され、
該スイッチング・テーブルは該コンフィギュレーションデータ送信ユニットからのコンフィギュレーションデータを収容するためのコンフィギュレーションメモリと制御部とを有しており、該制御部は、読み出しおよび／または書き込み位置ポインタをそこで選択されかつ前記エレメントまたはその群から通報されたイベントまたはこの種のイベントの組み合わせの到来に応答してコンフィギュレーションメモリ場所に移動させるように構成されておりかつこうして該制御部によって予め定められた、コンフィギュレーションメモリの場所にてかつ選択されたイベントに応答して、コンフィギュレーションデータが前記コンフィギュレーションメモリから個々のコンフィギュレーション化可能なエレメントまたはその群に伝送される
ことを特徴とする方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19654846A DE19654846A1 (de) | 1996-12-27 | 1996-12-27 | Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.) |
| DE19654846.2 | 1996-12-27 | ||
| PCT/DE1997/002998 WO1998029952A1 (de) | 1996-12-27 | 1997-12-22 | VERFAHREN ZUM SELBSTÄNDIGEN DYNAMISCHEN UMLADEN VON DATENFLUSSPROZESSOREN (DFPs) SOWIE BAUSTEINEN MIT ZWEI- ODER MEHRDIMENSIONALEN PROGRAMMIERBAREN ZELLSTRUKTUREN (FPGAs, DPGAs, o.dgl.) |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007054902A Division JP4637123B2 (ja) | 1996-12-27 | 2007-03-05 | データ処理方法およびデータ処理ユニット、コンフィギュレーション化可能なエレメントのダイナックな再コンフィギュレーション方法、システムおよびプロセス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001510650A JP2001510650A (ja) | 2001-07-31 |
| JP3961028B2 true JP3961028B2 (ja) | 2007-08-15 |
Family
ID=7816473
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52953898A Expired - Fee Related JP3961028B2 (ja) | 1996-12-27 | 1997-12-22 | データフロープロセッサ（ｄｆｐ）の自動的なダイナミックアンロード方法並びに２次元または３次元のプログラミング可能なセルストラクチャを有するモジュール（ｆｐｇａ，ｄｐｇａ等） |
| JP2007054902A Expired - Fee Related JP4637123B2 (ja) | 1996-12-27 | 2007-03-05 | データ処理方法およびデータ処理ユニット、コンフィギュレーション化可能なエレメントのダイナックな再コンフィギュレーション方法、システムおよびプロセス |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007054902A Expired - Fee Related JP4637123B2 (ja) | 1996-12-27 | 2007-03-05 | データ処理方法およびデータ処理ユニット、コンフィギュレーション化可能なエレメントのダイナックな再コンフィギュレーション方法、システムおよびプロセス |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7822881B2 (ja) |
| EP (1) | EP1329816B1 (ja) |
| JP (2) | JP3961028B2 (ja) |
| AT (1) | ATE243390T1 (ja) |
| DE (1) | DE59710317D1 (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007215203A (ja) * | 1996-12-27 | 2007-08-23 | Pact Xpp Technologies Ag | データ処理方法およびデータ処理ユニット、コンフィギュレーション化可能なエレメントのダイナックな再コンフィギュレーション方法、システムおよびプロセス |
| US7822968B2 (en) | 1996-12-09 | 2010-10-26 | Martin Vorbach | Circuit having a multidimensional structure of configurable cells that include multi-bit-wide inputs and outputs |
| US7840842B2 (en) | 2001-09-03 | 2010-11-23 | Martin Vorbach | Method for debugging reconfigurable architectures |
| US7899962B2 (en) | 1996-12-20 | 2011-03-01 | Martin Vorbach | I/O and memory bus system for DFPs and units with two- or multi-dimensional programmable cell architectures |
| US7996827B2 (en) | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
| US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
| US8099618B2 (en) | 2001-03-05 | 2012-01-17 | Martin Vorbach | Methods and devices for treating and processing data |
| US8127061B2 (en) | 2002-02-18 | 2012-02-28 | Martin Vorbach | Bus systems and reconfiguration methods |
| US8156284B2 (en) | 2002-08-07 | 2012-04-10 | Martin Vorbach | Data processing method and device |
| US8209653B2 (en) | 2001-09-03 | 2012-06-26 | Martin Vorbach | Router |
| US8230411B1 (en) | 1999-06-10 | 2012-07-24 | Martin Vorbach | Method for interleaving a program over a plurality of cells |
| US8250503B2 (en) | 2006-01-18 | 2012-08-21 | Martin Vorbach | Hardware definition method including determining whether to implement a function as hardware or software |
| US8281265B2 (en) | 2002-08-07 | 2012-10-02 | Martin Vorbach | Method and device for processing data |
| US8301872B2 (en) | 2000-06-13 | 2012-10-30 | Martin Vorbach | Pipeline configuration protocol and configuration unit communication |
| US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
| US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
| US8812820B2 (en) | 2003-08-28 | 2014-08-19 | Pact Xpp Technologies Ag | Data processing device and method |
| US8819505B2 (en) | 1997-12-22 | 2014-08-26 | Pact Xpp Technologies Ag | Data processor having disabled cores |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
| US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
| DE10392560D2 (de) | 2002-01-19 | 2005-05-12 | Pact Xpp Technologies Ag | Reconfigurierbarer Prozessor |
| US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
| TWI233053B (en) * | 2003-11-06 | 2005-05-21 | Via Tech Inc | Apparatus and method for initializing an elastic buffer |
| JP2007235082A (ja) | 2006-02-02 | 2007-09-13 | E I Du Pont De Nemours & Co | 太陽電池電極用ペースト |
| US8046727B2 (en) * | 2007-09-12 | 2011-10-25 | Neal Solomon | IP cores in reconfigurable three dimensional integrated circuits |
| JP5294304B2 (ja) * | 2008-06-18 | 2013-09-18 | 日本電気株式会社 | 再構成可能電子回路装置 |
| US7949980B1 (en) * | 2008-07-31 | 2011-05-24 | Altera Corporation | Circuit design tools that support devices with real-time phase-locked loop reconfiguration capabilities |
| WO2011123151A1 (en) * | 2010-04-02 | 2011-10-06 | Tabula Inc. | System and method for reducing reconfiguration power usage |
| US8650514B2 (en) | 2010-06-23 | 2014-02-11 | Tabula, Inc. | Rescaling |
| US9148151B2 (en) | 2011-07-13 | 2015-09-29 | Altera Corporation | Configurable storage elements |
| US9203397B1 (en) | 2011-12-16 | 2015-12-01 | Altera Corporation | Delaying start of user design execution |
| US9000801B1 (en) | 2013-02-27 | 2015-04-07 | Tabula, Inc. | Implementation of related clocks |
| JP6310260B2 (ja) * | 2014-01-20 | 2018-04-11 | 株式会社荏原製作所 | 基板処理装置内の複数の処理ユニットを調整するための調整装置、および該調整装置を備えた基板処理装置 |
| US9460007B1 (en) * | 2014-09-24 | 2016-10-04 | Xilinx, Inc. | Programmable hardware blocks for time-sharing arithmetic units using memory mapping of periodic functions |
| JP6368434B2 (ja) * | 2016-05-19 | 2018-08-01 | 株式会社日立製作所 | Ｐｌｄ管理方法及びｐｌｄ管理システム |
| JP2020042879A (ja) * | 2018-09-12 | 2020-03-19 | キオクシア株式会社 | 磁気記憶装置 |
| CN117411842B (zh) * | 2023-12-13 | 2024-02-27 | 苏州元脑智能科技有限公司 | 事件抑制方法、装置、设备、异构平台及存储介质 |
Family Cites Families (543)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US489810A (en) * | 1893-01-10 | Pedal attachment for organs or pianos | ||
| US2067477A (en) | 1931-03-20 | 1937-01-12 | Allis Chalmers Mfg Co | Gearing |
| GB971191A (en) | 1962-05-28 | 1964-09-30 | Wolf Electric Tools Ltd | Improvements relating to electrically driven equipment |
| US3564506A (en) * | 1968-01-17 | 1971-02-16 | Ibm | Instruction retry byte counter |
| GB1253309A (en) | 1969-11-21 | 1971-11-10 | Marconi Co Ltd | Improvements in or relating to data processing arrangements |
| DE2057312A1 (de) | 1970-11-21 | 1972-05-25 | Bhs Bayerische Berg | Planetenradgetriebe mit Lastdruckausgleich |
| US5459846A (en) * | 1988-12-02 | 1995-10-17 | Hyatt; Gilbert P. | Computer architecture system having an imporved memory |
| US3855577A (en) | 1973-06-11 | 1974-12-17 | Texas Instruments Inc | Power saving circuit for calculator system |
| GB1574058A (en) * | 1976-03-26 | 1980-09-03 | Tokyo Shibaura Electric Co | Power supply control in a memory system |
| US4233667A (en) | 1978-10-23 | 1980-11-11 | International Business Machines Corporation | Demand powered programmable logic array |
| US4578771A (en) * | 1980-12-29 | 1986-03-25 | International Business Machines Corporation | Dynamically reprogrammable array logic system |
| US4414547A (en) | 1981-08-05 | 1983-11-08 | General Instrument Corporation | Storage logic array having two conductor data column |
| US4498134A (en) | 1982-01-26 | 1985-02-05 | Hughes Aircraft Company | Segregator functional plane for use in a modular array processor |
| US4590583A (en) | 1982-07-16 | 1986-05-20 | At&T Bell Laboratories | Coin telephone measurement circuitry |
| US4498172A (en) | 1982-07-26 | 1985-02-05 | General Electric Company | System for polynomial division self-testing of digital networks |
| US4667190A (en) * | 1982-07-30 | 1987-05-19 | Honeywell Inc. | Two axis fast access memory |
| JPS5936857A (ja) | 1982-08-25 | 1984-02-29 | Nec Corp | プロセツサユニツト |
| US4663706A (en) | 1982-10-28 | 1987-05-05 | Tandem Computers Incorporated | Multiprocessor multisystem communications network |
| US4739474A (en) | 1983-03-10 | 1988-04-19 | Martin Marietta Corporation | Geometric-arithmetic parallel processor |
| US4566102A (en) | 1983-04-18 | 1986-01-21 | International Business Machines Corporation | Parallel-shift error reconfiguration |
| US5123109A (en) | 1983-05-31 | 1992-06-16 | Thinking Machines Corporation | Parallel processor including a processor array with plural data transfer arrangements including (1) a global router and (2) a proximate-neighbor transfer system |
| US4571736A (en) | 1983-10-31 | 1986-02-18 | University Of Southwestern Louisiana | Digital communication system employing differential coding and sample robbing |
| US4870302A (en) | 1984-03-12 | 1989-09-26 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
| USRE34363E (en) | 1984-03-12 | 1993-08-31 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
| JPS60198618A (ja) | 1984-03-21 | 1985-10-08 | Oki Electric Ind Co Ltd | ダイナミツク論理回路 |
| US4761755A (en) | 1984-07-11 | 1988-08-02 | Prime Computer, Inc. | Data processing system and method having an improved arithmetic unit |
| US4682284A (en) | 1984-12-06 | 1987-07-21 | American Telephone & Telegraph Co., At&T Bell Lab. | Queue administration method and apparatus |
| US4623997A (en) | 1984-12-13 | 1986-11-18 | United Technologies Corporation | Coherent interface with wraparound receive and transmit memories |
| EP0190813B1 (en) | 1985-01-29 | 1991-09-18 | The Secretary of State for Defence in Her Britannic Majesty's Government of the United Kingdom of Great Britain and | Processing cell for fault tolerant arrays |
| US4720778A (en) | 1985-01-31 | 1988-01-19 | Hewlett Packard Company | Software debugging analyzer |
| US5023775A (en) | 1985-02-14 | 1991-06-11 | Intel Corporation | Software programmable logic array utilizing "and" and "or" gates |
| US5247689A (en) | 1985-02-25 | 1993-09-21 | Ewert Alfred P | Parallel digital processor including lateral transfer buses with interrupt switches to form bus interconnection segments |
| US4706216A (en) | 1985-02-27 | 1987-11-10 | Xilinx, Inc. | Configurable logic element |
| US5225719A (en) | 1985-03-29 | 1993-07-06 | Advanced Micro Devices, Inc. | Family of multiple segmented programmable logic blocks interconnected by a high speed centralized switch matrix |
| US5015884A (en) | 1985-03-29 | 1991-05-14 | Advanced Micro Devices, Inc. | Multiple array high performance programmable logic device family |
| US4972314A (en) | 1985-05-20 | 1990-11-20 | Hughes Aircraft Company | Data flow signal processor method and apparatus |
| US4967340A (en) | 1985-06-12 | 1990-10-30 | E-Systems, Inc. | Adaptive processing system having an array of individually configurable processing components |
| GB8517376D0 (en) | 1985-07-09 | 1985-08-14 | Jesshope C R | Processor array |
| EP0211360B1 (en) | 1985-07-27 | 1993-09-29 | Dai Nippon Insatsu Kabushiki Kaisha | Ic card |
| US4720780A (en) | 1985-09-17 | 1988-01-19 | The Johns Hopkins University | Memory-linked wavefront array processor |
| US4852048A (en) | 1985-12-12 | 1989-07-25 | Itt Corporation | Single instruction multiple data (SIMD) cellular array processing apparatus employing a common bus where a first number of bits manifest a first bus portion and a second number of bits manifest a second bus portion |
| US4882687A (en) | 1986-03-31 | 1989-11-21 | Schlumberger Technology Corporation | Pixel processor |
| US5021947A (en) | 1986-03-31 | 1991-06-04 | Hughes Aircraft Company | Data-flow multiprocessor architecture with three dimensional multistage interconnection network for efficient signal and data processing |
| US5034914A (en) * | 1986-05-15 | 1991-07-23 | Aquidneck Systems International, Inc. | Optical disk data storage method and apparatus with buffered interface |
| GB8612396D0 (en) | 1986-05-21 | 1986-06-25 | Hewlett Packard Ltd | Chain-configured interface bus system |
| US4791603A (en) | 1986-07-18 | 1988-12-13 | Honeywell Inc. | Dynamically reconfigurable array logic |
| US4860201A (en) | 1986-09-02 | 1989-08-22 | The Trustees Of Columbia University In The City Of New York | Binary tree parallel processor |
| US4910665A (en) | 1986-09-02 | 1990-03-20 | General Electric Company | Distributed processing system including reconfigurable elements |
| US5367208A (en) | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
| US4884231A (en) | 1986-09-26 | 1989-11-28 | Performance Semiconductor Corporation | Microprocessor system with extended arithmetic logic unit |
| GB2211638A (en) | 1987-10-27 | 1989-07-05 | Ibm | Simd array processor |
| FR2606184B1 (fr) | 1986-10-31 | 1991-11-29 | Thomson Csf | Dispositif de calcul reconfigurable |
| US4918440A (en) | 1986-11-07 | 1990-04-17 | Furtek Frederick C | Programmable logic cell and array |
| US4811214A (en) | 1986-11-14 | 1989-03-07 | Princeton University | Multinode reconfigurable pipeline computer |
| US5226122A (en) | 1987-08-21 | 1993-07-06 | Compaq Computer Corp. | Programmable logic system for filtering commands to a microprocessor |
| CA1299757C (en) | 1987-08-28 | 1992-04-28 | Brent Cameron Beardsley | Device initiated partial system quiescing |
| US5115510A (en) | 1987-10-20 | 1992-05-19 | Sharp Kabushiki Kaisha | Multistage data flow processor with instruction packet, fetch, storage transmission and address generation controlled by destination information |
| US4918690A (en) | 1987-11-10 | 1990-04-17 | Echelon Systems Corp. | Network and intelligent cell for providing sensing, bidirectional communications and control |
| US5113498A (en) | 1987-11-10 | 1992-05-12 | Echelon Corporation | Input/output section for an intelligent cell which provides sensing, bidirectional communications and control |
| NL8800053A (nl) | 1988-01-11 | 1989-08-01 | Philips Nv | Videoprocessorsysteem, alsmede afbeeldingssysteem en beeldopslagsysteem, voorzien van een dergelijk videoprocessorsysteem. |
| USRE34444E (en) | 1988-01-13 | 1993-11-16 | Xilinx, Inc. | Programmable logic device |
| NL8800071A (nl) | 1988-01-13 | 1989-08-01 | Philips Nv | Dataprocessorsysteem en videoprocessorsysteem, voorzien van een dergelijk dataprocessorsysteem. |
| ATE109910T1 (de) | 1988-01-20 | 1994-08-15 | Advanced Micro Devices Inc | Organisation eines integrierten cachespeichers zur flexiblen anwendung zur unterstützung von multiprozessor-operationen. |
| US5303172A (en) | 1988-02-16 | 1994-04-12 | Array Microsystems | Pipelined combination and vector signal processor |
| US4959781A (en) | 1988-05-16 | 1990-09-25 | Stardent Computer, Inc. | System for assigning interrupts to least busy processor that already loaded same class of interrupt routines |
| JPH06101043B2 (ja) | 1988-06-30 | 1994-12-12 | 三菱電機株式会社 | マイクロコンピュータ |
| US5287511A (en) | 1988-07-11 | 1994-02-15 | Star Semiconductor Corporation | Architectures and methods for dividing processing tasks into tasks for a programmable real time signal processor and tasks for a decision making microprocessor interfacing therewith |
| JPH03500461A (ja) | 1988-07-22 | 1991-01-31 | アメリカ合衆国 | データ駆動式計算用のデータ流れ装置 |
| US5010401A (en) * | 1988-08-11 | 1991-04-23 | Mitsubishi Denki Kabushiki Kaisha | Picture coding and decoding apparatus using vector quantization |
| US4901268A (en) | 1988-08-19 | 1990-02-13 | General Electric Company | Multiple function data processor |
| US5204935A (en) | 1988-08-19 | 1993-04-20 | Fuji Xerox Co., Ltd. | Programmable fuzzy logic circuits |
| US5353432A (en) | 1988-09-09 | 1994-10-04 | Compaq Computer Corporation | Interactive method for configuration of computer system and circuit boards with user specification of system resources and computer resolution of resource conflicts |
| EP0363631B1 (de) | 1988-09-22 | 1993-12-15 | Siemens Aktiengesellschaft | Schaltungsanordnung für Fernmeldevermittlungsanlagen, insbesondere PCM-Zeitmultiplex-Fernsprechvermittlungsanlagen mit Zentralkoppelfeld und angeschlossenen Teilkoppelfeldern |
| ATE131643T1 (de) | 1988-10-05 | 1995-12-15 | Quickturn Systems Inc | Verfahren zur verwendung einer elektronisch wiederkonfigurierbaren gatterfeld-logik und dadurch hergestelltes gerät |
| WO1990004235A1 (en) | 1988-10-07 | 1990-04-19 | Martin Marietta Corporation | Parallel data processor |
| US5014193A (en) | 1988-10-14 | 1991-05-07 | Compaq Computer Corporation | Dynamically configurable portable computer system |
| US5136717A (en) | 1988-11-23 | 1992-08-04 | Flavors Technology Inc. | Realtime systolic, multiple-instruction, single-data parallel computer system |
| US5041924A (en) * | 1988-11-30 | 1991-08-20 | Quantum Corporation | Removable and transportable hard disk subsystem |
| US5081375A (en) | 1989-01-19 | 1992-01-14 | National Semiconductor Corp. | Method for operating a multiple page programmable logic device |
| GB8906145D0 (en) | 1989-03-17 | 1989-05-04 | Algotronix Ltd | Configurable cellular array |
| US5203005A (en) | 1989-05-02 | 1993-04-13 | Horst Robert W | Cell structure for linear array wafer scale integration architecture with capability to open boundary i/o bus without neighbor acknowledgement |
| US5237686A (en) * | 1989-05-10 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | Multiprocessor type time varying image encoding system and image processor with memory bus control table for arbitration priority |
| US5109503A (en) | 1989-05-22 | 1992-04-28 | Ge Fanuc Automation North America, Inc. | Apparatus with reconfigurable counter includes memory for storing plurality of counter configuration files which respectively define plurality of predetermined counters |
| JP2584673B2 (ja) | 1989-06-09 | 1997-02-26 | 株式会社日立製作所 | テストデータ変更回路を有する論理回路テスト装置 |
| CA2021192A1 (en) | 1989-07-28 | 1991-01-29 | Malcolm A. Mumme | Simplified synchronous mesh processor |
| US5343406A (en) | 1989-07-28 | 1994-08-30 | Xilinx, Inc. | Distributed memory architecture for a configurable logic array and method for using distributed memory |
| US5489857A (en) | 1992-08-03 | 1996-02-06 | Advanced Micro Devices, Inc. | Flexible synchronous/asynchronous cell structure for a high density programmable logic device |
| US5233539A (en) | 1989-08-15 | 1993-08-03 | Advanced Micro Devices, Inc. | Programmable gate array with improved interconnect structure, input/output structure and configurable logic block |
| US5212652A (en) | 1989-08-15 | 1993-05-18 | Advanced Micro Devices, Inc. | Programmable gate array with improved interconnect structure |
| US5128559A (en) | 1989-09-29 | 1992-07-07 | Sgs-Thomson Microelectronics, Inc. | Logic block for programmable logic devices |
| JP2968289B2 (ja) | 1989-11-08 | 1999-10-25 | 株式会社リコー | 中央演算処理装置 |
| GB8925723D0 (en) | 1989-11-14 | 1990-01-04 | Amt Holdings | Processor array system |
| GB8925721D0 (en) | 1989-11-14 | 1990-01-04 | Amt Holdings | Processor array system |
| US5522083A (en) | 1989-11-17 | 1996-05-28 | Texas Instruments Incorporated | Reconfigurable multi-processor operating in SIMD mode with one processor fetching instructions for use by remaining processors |
| US5212777A (en) | 1989-11-17 | 1993-05-18 | Texas Instruments Incorporated | Multi-processor reconfigurable in single instruction multiple data (SIMD) and multiple instruction multiple data (MIMD) modes and method of operation |
| DE58908974D1 (de) | 1989-11-21 | 1995-03-16 | Itt Ind Gmbh Deutsche | Datengesteuerter Arrayprozessor. |
| US5099447A (en) * | 1990-01-22 | 1992-03-24 | Alliant Computer Systems Corporation | Blocked matrix multiplication for computers with hierarchical memory |
| US5125801A (en) | 1990-02-02 | 1992-06-30 | Isco, Inc. | Pumping system |
| US5142469A (en) | 1990-03-29 | 1992-08-25 | Ge Fanuc Automation North America, Inc. | Method for converting a programmable logic controller hardware configuration and corresponding control program for use on a first programmable logic controller to use on a second programmable logic controller |
| US5555201A (en) | 1990-04-06 | 1996-09-10 | Lsi Logic Corporation | Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, including interactive system for hierarchical display of control and dataflow information |
| EP0463721A3 (en) | 1990-04-30 | 1993-06-16 | Gennum Corporation | Digital signal processing device |
| WO1991017507A1 (en) | 1990-05-07 | 1991-11-14 | Mitsubishi Denki Kabushiki Kaisha | Parallel data processing system |
| US5198705A (en) | 1990-05-11 | 1993-03-30 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
| US5483620A (en) | 1990-05-22 | 1996-01-09 | International Business Machines Corp. | Learning machine synapse processor system apparatus |
| US5193202A (en) | 1990-05-29 | 1993-03-09 | Wavetracer, Inc. | Processor array with relocated operand physical address generator capable of data transfer to distant physical processor for each virtual processor while simulating dimensionally larger array processor |
| US5111079A (en) | 1990-06-29 | 1992-05-05 | Sgs-Thomson Microelectronics, Inc. | Power reduction circuit for programmable logic device |
| SE9002558D0 (sv) | 1990-08-02 | 1990-08-02 | Carlstedt Elektronik Ab | Processor |
| US5274593A (en) | 1990-09-28 | 1993-12-28 | Intergraph Corporation | High speed redundant rows and columns for semiconductor memories |
| US5144166A (en) | 1990-11-02 | 1992-09-01 | Concurrent Logic, Inc. | Programmable logic cell and array |
| US5765011A (en) | 1990-11-13 | 1998-06-09 | International Business Machines Corporation | Parallel processing system having a synchronous SIMD processing with processing elements emulating SIMD operation using individual instruction streams |
| EP0485690B1 (en) | 1990-11-13 | 1999-05-26 | International Business Machines Corporation | Parallel associative processor system |
| US5794059A (en) | 1990-11-13 | 1998-08-11 | International Business Machines Corporation | N-dimensional modified hypercube |
| US5734921A (en) | 1990-11-13 | 1998-03-31 | International Business Machines Corporation | Advanced parallel array processor computer package |
| US5752067A (en) | 1990-11-13 | 1998-05-12 | International Business Machines Corporation | Fully scalable parallel processing system having asynchronous SIMD processing |
| US5617577A (en) | 1990-11-13 | 1997-04-01 | International Business Machines Corporation | Advanced parallel array processor I/O connection |
| US5590345A (en) | 1990-11-13 | 1996-12-31 | International Business Machines Corporation | Advanced parallel array processor(APAP) |
| US5588152A (en) | 1990-11-13 | 1996-12-24 | International Business Machines Corporation | Advanced parallel processor including advanced support hardware |
| US5625836A (en) | 1990-11-13 | 1997-04-29 | International Business Machines Corporation | SIMD/MIMD processing memory element (PME) |
| CA2051222C (en) | 1990-11-30 | 1998-05-05 | Pradeep S. Sindhu | Consistent packet switched memory bus for shared memory multiprocessors |
| US5613128A (en) | 1990-12-21 | 1997-03-18 | Intel Corporation | Programmable multi-processor interrupt controller system with a processor integrated local interrupt controller |
| US5276836A (en) | 1991-01-10 | 1994-01-04 | Hitachi, Ltd. | Data processing device with common memory connecting mechanism |
| US5301284A (en) | 1991-01-16 | 1994-04-05 | Walker-Estes Corporation | Mixed-resolution, N-dimensional object space method and apparatus |
| US5301344A (en) | 1991-01-29 | 1994-04-05 | Analogic Corporation | Multibus sequential processor to perform in parallel a plurality of reconfigurable logic operations on a plurality of data sets |
| JP2867717B2 (ja) | 1991-02-01 | 1999-03-10 | 日本電気株式会社 | マイクロコンピュータ |
| US5212716A (en) | 1991-02-05 | 1993-05-18 | International Business Machines Corporation | Data edge phase sorting circuits |
| US5218302A (en) | 1991-02-06 | 1993-06-08 | Sun Electric Corporation | Interface for coupling an analyzer to a distributorless ignition system |
| EP0499695B1 (de) | 1991-02-22 | 1996-05-01 | Siemens Aktiengesellschaft | Speicherprogrammierbare Steuerung |
| JPH04290155A (ja) | 1991-03-19 | 1992-10-14 | Fujitsu Ltd | 並列データ処理方式 |
| JPH04293151A (ja) | 1991-03-20 | 1992-10-16 | Fujitsu Ltd | 並列データ処理方式 |
| US5617547A (en) | 1991-03-29 | 1997-04-01 | International Business Machines Corporation | Switch network extension of bus architecture |
| WO1992018935A1 (en) | 1991-04-09 | 1992-10-29 | Fujitsu Limited | Data processor and data processing method |
| JPH04328657A (ja) * | 1991-04-30 | 1992-11-17 | Toshiba Corp | キャッシュメモリ |
| US5446904A (en) | 1991-05-17 | 1995-08-29 | Zenith Data Systems Corporation | Suspend/resume capability for a protected mode microprocessor |
| EP0586557A4 (en) | 1991-05-24 | 1995-04-12 | British Tech Group Usa | COMPILER OPTIMIZATION FOR COMPUTERS. |
| US5659797A (en) | 1991-06-24 | 1997-08-19 | U.S. Philips Corporation | Sparc RISC based computer system including a single chip processor with memory management and DMA units coupled to a DRAM interface |
| JP3259969B2 (ja) | 1991-07-09 | 2002-02-25 | 株式会社東芝 | キャッシュメモリ制御装置 |
| US5347639A (en) | 1991-07-15 | 1994-09-13 | International Business Machines Corporation | Self-parallelizing computer system and method |
| US5317209A (en) | 1991-08-29 | 1994-05-31 | National Semiconductor Corporation | Dynamic three-state bussing capability in a configurable logic array |
| US5581731A (en) | 1991-08-30 | 1996-12-03 | King; Edward C. | Method and apparatus for managing video data for faster access by selectively caching video data |
| US5550782A (en) | 1991-09-03 | 1996-08-27 | Altera Corporation | Programmable logic array integrated circuits |
| US5633830A (en) | 1995-11-08 | 1997-05-27 | Altera Corporation | Random access memory block circuitry for programmable logic array integrated circuit devices |
| US5260610A (en) | 1991-09-03 | 1993-11-09 | Altera Corporation | Programmable logic element interconnections for programmable logic array integrated circuits |
| FR2681791B1 (fr) | 1991-09-27 | 1994-05-06 | Salomon Sa | Dispositif d'amortissement des vibrations pour club de golf. |
| CA2073516A1 (en) | 1991-11-27 | 1993-05-28 | Peter Michael Kogge | Dynamic multi-mode parallel processor array architecture computer system |
| AU2939892A (en) | 1991-12-06 | 1993-06-28 | Richard S. Norman | Massively-parallel direct output processor array |
| US5208491A (en) | 1992-01-07 | 1993-05-04 | Washington Research Foundation | Field programmable gate array |
| FR2686175B1 (fr) | 1992-01-14 | 1996-12-20 | Andre Thepaut | Systeme de traitement de donnees multiprocesseur. |
| US5412795A (en) | 1992-02-25 | 1995-05-02 | Micral, Inc. | State machine having a variable timing mechanism for varying the duration of logical output states of the state machine based on variation in the clock frequency |
| JP2791243B2 (ja) | 1992-03-13 | 1998-08-27 | 株式会社東芝 | 階層間同期化システムおよびこれを用いた大規模集積回路 |
| US5452401A (en) | 1992-03-31 | 1995-09-19 | Seiko Epson Corporation | Selective power-down for high performance CPU/system |
| JP2647327B2 (ja) | 1992-04-06 | 1997-08-27 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 大規模並列コンピューティング・システム装置 |
| US5611049A (en) | 1992-06-03 | 1997-03-11 | Pitts; William M. | System for accessing distributed data cache channel at each network node to pass requests and data |
| EP0643855A1 (en) | 1992-06-04 | 1995-03-22 | Xilinx, Inc. | Timing driven method for laying out a user's circuit onto a programmable integrated circuit device |
| DE4221278C2 (de) | 1992-06-29 | 1996-02-29 | Martin Vorbach | Busgekoppeltes Mehrrechnersystem |
| US5475803A (en) | 1992-07-10 | 1995-12-12 | Lsi Logic Corporation | Method for 2-D affine transformation of images |
| JP3032382B2 (ja) | 1992-07-13 | 2000-04-17 | シャープ株式会社 | デジタル信号のサンプリング周波数変換装置 |
| US5386154A (en) | 1992-07-23 | 1995-01-31 | Xilinx, Inc. | Compact logic cell for field programmable gate array chip |
| US5365125A (en) | 1992-07-23 | 1994-11-15 | Xilinx, Inc. | Logic cell for field programmable gate array having optional internal feedback and optional cascade |
| US5590348A (en) | 1992-07-28 | 1996-12-31 | International Business Machines Corporation | Status predictor for combined shifter-rotate/merge unit |
| US5802290A (en) | 1992-07-29 | 1998-09-01 | Virtual Computer Corporation | Computer network of distributed virtual computers which are EAC reconfigurable in response to instruction to be executed |
| US5581778A (en) | 1992-08-05 | 1996-12-03 | David Sarnoff Researach Center | Advanced massively parallel computer using a field of the instruction to selectively enable the profiling counter to increase its value in response to the system clock |
| DE69332901T2 (de) | 1992-09-03 | 2004-01-29 | Sony Corp | Datenaufzeichnungsgerät und -verfahren |
| US5572710A (en) | 1992-09-11 | 1996-11-05 | Kabushiki Kaisha Toshiba | High speed logic simulation system using time division emulation suitable for large scale logic circuits |
| US5425036A (en) | 1992-09-18 | 1995-06-13 | Quickturn Design Systems, Inc. | Method and apparatus for debugging reconfigurable emulation systems |
| JPH06180653A (ja) | 1992-10-02 | 1994-06-28 | Hudson Soft Co Ltd | 割り込み処理方法および装置 |
| GB9223226D0 (en) | 1992-11-05 | 1992-12-16 | Algotronix Ltd | Improved configurable cellular array (cal ii) |
| US5497498A (en) | 1992-11-05 | 1996-03-05 | Giga Operations Corporation | Video processing module using a second programmable logic device which reconfigures a first programmable logic device for data transformation |
| US5857109A (en) | 1992-11-05 | 1999-01-05 | Giga Operations Corporation | Programmable logic device for real time video processing |
| US5392437A (en) | 1992-11-06 | 1995-02-21 | Intel Corporation | Method and apparatus for independently stopping and restarting functional units |
| US5361373A (en) | 1992-12-11 | 1994-11-01 | Gilson Kent L | Integrated circuit computing device comprising a dynamically configurable gate array having a microprocessor and reconfigurable instruction execution means and method therefor |
| US5311079A (en) | 1992-12-17 | 1994-05-10 | Ditlow Gary S | Low power, high performance PLA |
| US5428526A (en) | 1993-02-03 | 1995-06-27 | Flood; Mark A. | Programmable controller with time periodic communication |
| US5386518A (en) | 1993-02-12 | 1995-01-31 | Hughes Aircraft Company | Reconfigurable computer interface and method |
| GB9303084D0 (en) | 1993-02-16 | 1993-03-31 | Inmos Ltd | Programmable logic circuit |
| JPH06276086A (ja) | 1993-03-18 | 1994-09-30 | Fuji Xerox Co Ltd | フィールドプログラマブルゲートアレイ |
| US5548773A (en) | 1993-03-30 | 1996-08-20 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Digital parallel processor array for optimum path planning |
| US5596742A (en) | 1993-04-02 | 1997-01-21 | Massachusetts Institute Of Technology | Virtual interconnections for reconfigurable logic systems |
| US5418953A (en) | 1993-04-12 | 1995-05-23 | Loral/Rohm Mil-Spec Corp. | Method for automated deployment of a software program onto a multi-processor architecture |
| US5473266A (en) | 1993-04-19 | 1995-12-05 | Altera Corporation | Programmable logic device having fast programmable logic array blocks and a central global interconnect array |
| WO1994025917A1 (en) | 1993-04-26 | 1994-11-10 | Comdisco Systems, Inc. | Method for scheduling synchronous data flow graphs |
| DE4416881C2 (de) | 1993-05-13 | 1998-03-19 | Pact Inf Tech Gmbh | Verfahren zum Betrieb einer Datenverarbeitungseinrichtung |
| US5349193A (en) | 1993-05-20 | 1994-09-20 | Princeton Gamma Tech, Inc. | Highly sensitive nuclear spectrometer apparatus and method |
| IT1260848B (it) | 1993-06-11 | 1996-04-23 | Finmeccanica Spa | Sistema a multiprocessore |
| US5444394A (en) | 1993-07-08 | 1995-08-22 | Altera Corporation | PLD with selective inputs from local and global conductors |
| JPH0736858A (ja) | 1993-07-21 | 1995-02-07 | Hitachi Ltd | 信号処理プロセッサ |
| CA2129882A1 (en) | 1993-08-12 | 1995-02-13 | Soheil Shams | Dynamically reconfigurable interprocessor communication network for simd multiprocessors and apparatus implementing same |
| US5457644A (en) * | 1993-08-20 | 1995-10-10 | Actel Corporation | Field programmable digital signal processing array integrated circuit |
| US5440538A (en) | 1993-09-23 | 1995-08-08 | Massachusetts Institute Of Technology | Communication system with redundant links and data bit time multiplexing |
| GB2282244B (en) | 1993-09-23 | 1998-01-14 | Advanced Risc Mach Ltd | Integrated circuit |
| US5502838A (en) * | 1994-04-28 | 1996-03-26 | Consilium Overseas Limited | Temperature management for integrated circuits |
| US6219688B1 (en) | 1993-11-30 | 2001-04-17 | Texas Instruments Incorporated | Method, apparatus and system for sum of plural absolute differences |
| US5455525A (en) | 1993-12-06 | 1995-10-03 | Intelligent Logic Systems, Inc. | Hierarchically-structured programmable logic array and system for interconnecting logic elements in the logic array |
| US5535406A (en) * | 1993-12-29 | 1996-07-09 | Kolchinsky; Alexander | Virtual processor module including a reconfigurable programmable matrix |
| US5680583A (en) | 1994-02-16 | 1997-10-21 | Arkos Design, Inc. | Method and apparatus for a trace buffer in an emulation system |
| EP1191457A2 (en) | 1994-03-22 | 2002-03-27 | Hyperchip Inc. | Monolithic systems with dynamically focused input/output |
| US5561738A (en) | 1994-03-25 | 1996-10-01 | Motorola, Inc. | Data processor for executing a fuzzy logic operation and method therefor |
| US5504439A (en) | 1994-04-01 | 1996-04-02 | Xilinx, Inc. | I/O interface cell for use with optional pad |
| US5781756A (en) | 1994-04-01 | 1998-07-14 | Xilinx, Inc. | Programmable logic device with partially configurable memory cells and a method for configuration |
| US5430687A (en) | 1994-04-01 | 1995-07-04 | Xilinx, Inc. | Programmable logic device including a parallel input device for loading memory cells |
| US5761484A (en) | 1994-04-01 | 1998-06-02 | Massachusetts Institute Of Technology | Virtual interconnections for reconfigurable logic systems |
| US5896551A (en) | 1994-04-15 | 1999-04-20 | Micron Technology, Inc. | Initializing and reprogramming circuitry for state independent memory array burst operations control |
| US5426378A (en) * | 1994-04-20 | 1995-06-20 | Xilinx, Inc. | Programmable logic device which stores more than one configuration and means for switching configurations |
| JP2671804B2 (ja) | 1994-05-27 | 1997-11-05 | 日本電気株式会社 | 階層型資源管理方法 |
| US5532693A (en) | 1994-06-13 | 1996-07-02 | Advanced Hardware Architectures | Adaptive data compression system with systolic string matching logic |
| EP0690378A1 (en) | 1994-06-30 | 1996-01-03 | Tandem Computers Incorporated | Tool and method for diagnosing and correcting errors in a computer programm |
| JP3308770B2 (ja) | 1994-07-22 | 2002-07-29 | 三菱電機株式会社 | 情報処理装置および情報処理装置における計算方法 |
| US5600845A (en) | 1994-07-27 | 1997-02-04 | Metalithic Systems Incorporated | Integrated circuit computing device comprising a dynamically configurable gate array having a microprocessor and reconfigurable instruction execution means and method therefor |
| JP3365581B2 (ja) | 1994-07-29 | 2003-01-14 | 富士通株式会社 | 自己修復機能付き情報処理装置 |
| US5574930A (en) | 1994-08-12 | 1996-11-12 | University Of Hawaii | Computer system and method using functional memory |
| US5513366A (en) | 1994-09-28 | 1996-04-30 | International Business Machines Corporation | Method and system for dynamically reconfiguring a register file in a vector processor |
| US5619720A (en) | 1994-10-04 | 1997-04-08 | Analog Devices, Inc. | Digital signal processor having link ports for point-to-point communication |
| US5450022A (en) | 1994-10-07 | 1995-09-12 | Xilinx Inc. | Structure and method for configuration of a field programmable gate array |
| EP0707269A1 (en) | 1994-10-11 | 1996-04-17 | International Business Machines Corporation | Cache coherence network for a multiprocessor data processing system |
| US5530946A (en) | 1994-10-28 | 1996-06-25 | Dell Usa, L.P. | Processor failure detection and recovery circuit in a dual processor computer system and method of operation thereof |
| US5815726A (en) | 1994-11-04 | 1998-09-29 | Altera Corporation | Coarse-grained look-up table architecture |
| JPH08137824A (ja) | 1994-11-15 | 1996-05-31 | Mitsubishi Semiconductor Software Kk | セルフテスト機能内蔵シングルチップマイコン |
| EP0721157A1 (en) | 1994-12-12 | 1996-07-10 | Advanced Micro Devices, Inc. | Microprocessor with selectable clock frequency |
| US5537580A (en) | 1994-12-21 | 1996-07-16 | Vlsi Technology, Inc. | Integrated circuit fabrication using state machine extraction from behavioral hardware description language |
| US5603005A (en) * | 1994-12-27 | 1997-02-11 | Unisys Corporation | Cache coherency scheme for XBAR storage structure with delayed invalidates until associated write request is executed |
| US6128720A (en) | 1994-12-29 | 2000-10-03 | International Business Machines Corporation | Distributed processing array with component processors performing customized interpretation of instructions |
| US5682491A (en) | 1994-12-29 | 1997-10-28 | International Business Machines Corporation | Selective processing and routing of results among processors controlled by decoding instructions using mask value derived from instruction tag and processor identifier |
| US5696791A (en) | 1995-01-17 | 1997-12-09 | Vtech Industries, Inc. | Apparatus and method for decoding a sequence of digitally encoded data |
| US5532957A (en) | 1995-01-31 | 1996-07-02 | Texas Instruments Incorporated | Field reconfigurable logic/memory array |
| US5493239A (en) | 1995-01-31 | 1996-02-20 | Motorola, Inc. | Circuit and method of configuring a field programmable gate array |
| US5659785A (en) | 1995-02-10 | 1997-08-19 | International Business Machines Corporation | Array processor communication architecture with broadcast processor instructions |
| US6052773A (en) | 1995-02-10 | 2000-04-18 | Massachusetts Institute Of Technology | DPGA-coupled microprocessors |
| US5742180A (en) | 1995-02-10 | 1998-04-21 | Massachusetts Institute Of Technology | Dynamically programmable gate array with multiple contexts |
| US5537057A (en) | 1995-02-14 | 1996-07-16 | Altera Corporation | Programmable logic array device with grouped logic regions and three types of conductors |
| DE69632424T2 (de) * | 1995-02-17 | 2005-05-12 | Kabushiki Kaisha Toshiba, Kawasaki | Server für kontinuierliche Daten und Datentransferschema für mehrfache gleichzeitige Datenzugriffe |
| US5892961A (en) | 1995-02-17 | 1999-04-06 | Xilinx, Inc. | Field programmable gate array having programming instructions in the configuration bitstream |
| US5675743A (en) | 1995-02-22 | 1997-10-07 | Callisto Media Systems Inc. | Multi-media server |
| JP3351452B2 (ja) * | 1995-03-08 | 2002-11-25 | 日本電信電話株式会社 | プログラマブルゲートアレイ |
| US5757207A (en) | 1995-03-22 | 1998-05-26 | Altera Corporation | Programmable logic array integrated circuit incorporating a first-in first-out memory |
| US5570040A (en) | 1995-03-22 | 1996-10-29 | Altera Corporation | Programmable logic array integrated circuit incorporating a first-in first-out memory |
| US5748979A (en) | 1995-04-05 | 1998-05-05 | Xilinx Inc | Reprogrammable instruction set accelerator using a plurality of programmable execution units and an instruction page table |
| US5752035A (en) | 1995-04-05 | 1998-05-12 | Xilinx, Inc. | Method for compiling and executing programs for reprogrammable instruction set accelerator |
| JP3313007B2 (ja) | 1995-04-14 | 2002-08-12 | 三菱電機株式会社 | マイクロコンピュータ |
| US5794062A (en) | 1995-04-17 | 1998-08-11 | Ricoh Company Ltd. | System and method for dynamically reconfigurable computing using a processing unit having changeable internal hardware organization |
| US5933642A (en) | 1995-04-17 | 1999-08-03 | Ricoh Corporation | Compiling system and method for reconfigurable computing |
| US6077315A (en) | 1995-04-17 | 2000-06-20 | Ricoh Company Ltd. | Compiling system and method for partially reconfigurable computing |
| JP3948494B2 (ja) | 1995-04-28 | 2007-07-25 | ザイリンクス，インコーポレイテッド | プログラム可能論理装置によってアクセス可能な分散レジスタを有するマイクロプロセサ |
| US5701091A (en) | 1995-05-02 | 1997-12-23 | Xilinx, Inc. | Routing resources for hierarchical FPGA |
| GB9508931D0 (en) | 1995-05-02 | 1995-06-21 | Xilinx Inc | Programmable switch for FPGA input/output signals |
| US5600597A (en) | 1995-05-02 | 1997-02-04 | Xilinx, Inc. | Register protection structure for FPGA |
| US5541530A (en) | 1995-05-17 | 1996-07-30 | Altera Corporation | Programmable logic array integrated circuits with blocks of logic regions grouped into super-blocks |
| US5649179A (en) | 1995-05-19 | 1997-07-15 | Motorola, Inc. | Dynamic instruction allocation for a SIMD processor |
| US5821774A (en) | 1995-05-26 | 1998-10-13 | Xilinx, Inc. | Structure and method for arithmetic function implementation in an EPLD having high speed product term allocation structure |
| JPH08328941A (ja) | 1995-05-31 | 1996-12-13 | Nec Corp | メモリアクセス制御回路 |
| JP3677315B2 (ja) | 1995-06-01 | 2005-07-27 | シャープ株式会社 | データ駆動型情報処理装置 |
| US5652529A (en) | 1995-06-02 | 1997-07-29 | International Business Machines Corporation | Programmable array clock/reset resource |
| US5671432A (en) | 1995-06-02 | 1997-09-23 | International Business Machines Corporation | Programmable array I/O-routing resource |
| US5815715A (en) | 1995-06-05 | 1998-09-29 | Motorola, Inc. | Method for designing a product having hardware and software components and product therefor |
| US5646544A (en) | 1995-06-05 | 1997-07-08 | International Business Machines Corporation | System and method for dynamically reconfiguring a programmable gate array |
| US5889982A (en) | 1995-07-01 | 1999-03-30 | Intel Corporation | Method and apparatus for generating event handler vectors based on both operating mode and event type |
| US5559450A (en) | 1995-07-27 | 1996-09-24 | Lucent Technologies Inc. | Field programmable gate array with multi-port RAM |
| US5978583A (en) | 1995-08-07 | 1999-11-02 | International Business Machines Corp. | Method for resource control in parallel environments using program organization and run-time support |
| US5649176A (en) | 1995-08-10 | 1997-07-15 | Virtual Machine Works, Inc. | Transition analysis and circuit resynthesis method and device for digital circuit modeling |
| US5996083A (en) | 1995-08-11 | 1999-11-30 | Hewlett-Packard Company | Microprocessor having software controllable power consumption |
| GB2304438A (en) | 1995-08-17 | 1997-03-19 | Kenneth Austin | Re-configurable application specific device |
| US5784313A (en) | 1995-08-18 | 1998-07-21 | Xilinx, Inc. | Programmable logic device including configuration data or user data memory slices |
| US5583450A (en) | 1995-08-18 | 1996-12-10 | Xilinx, Inc. | Sequencer for a time multiplexed programmable logic device |
| US5778439A (en) | 1995-08-18 | 1998-07-07 | Xilinx, Inc. | Programmable logic device with hierarchical confiquration and state storage |
| US5646545A (en) | 1995-08-18 | 1997-07-08 | Xilinx, Inc. | Time multiplexed programmable logic device |
| US5737565A (en) | 1995-08-24 | 1998-04-07 | International Business Machines Corporation | System and method for diallocating stream from a stream buffer |
| US5737516A (en) | 1995-08-30 | 1998-04-07 | Motorola, Inc. | Data processing system for performing a debug function and method therefor |
| US5734869A (en) | 1995-09-06 | 1998-03-31 | Chen; Duan-Ping | High speed logic circuit simulator |
| US6430309B1 (en) | 1995-09-15 | 2002-08-06 | Monogen, Inc. | Specimen preview and inspection system |
| US5745734A (en) | 1995-09-29 | 1998-04-28 | International Business Machines Corporation | Method and system for programming a gate array using a compressed configuration bit stream |
| US5652894A (en) | 1995-09-29 | 1997-07-29 | Intel Corporation | Method and apparatus for providing power saving modes to a pipelined processor |
| US5754827A (en) | 1995-10-13 | 1998-05-19 | Mentor Graphics Corporation | Method and apparatus for performing fully visible tracing of an emulation |
| US5815004A (en) | 1995-10-16 | 1998-09-29 | Xilinx, Inc. | Multi-buffered configurable logic block output lines in a field programmable gate array |
| US5642058A (en) | 1995-10-16 | 1997-06-24 | Xilinx , Inc. | Periphery input/output interconnect structure |
| US5608342A (en) | 1995-10-23 | 1997-03-04 | Xilinx, Inc. | Hierarchical programming of electrically configurable integrated circuits |
| US5656950A (en) | 1995-10-26 | 1997-08-12 | Xilinx, Inc. | Interconnect lines including tri-directional buffer circuits |
| US5675262A (en) | 1995-10-26 | 1997-10-07 | Xilinx, Inc. | Fast carry-out scheme in a field programmable gate array |
| US5943242A (en) | 1995-11-17 | 1999-08-24 | Pact Gmbh | Dynamically reconfigurable data processing system |
| US5732209A (en) | 1995-11-29 | 1998-03-24 | Exponential Technology, Inc. | Self-testing multi-processor die with internal compare points |
| US5773994A (en) | 1995-12-15 | 1998-06-30 | Cypress Semiconductor Corp. | Method and apparatus for implementing an internal tri-state bus within a programmable logic circuit |
| JPH09231788A (ja) | 1995-12-19 | 1997-09-05 | Fujitsu Ltd | シフトレジスタ及びプログラマブル論理回路並びにプログラマブル論理回路システム |
| US7266725B2 (en) | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
| US5804986A (en) | 1995-12-29 | 1998-09-08 | Cypress Semiconductor Corp. | Memory in a programmable logic device |
| JP3247043B2 (ja) | 1996-01-12 | 2002-01-15 | 株式会社日立製作所 | 内部信号で障害検出を行う情報処理システムおよび論理ｌｓｉ |
| JP2795244B2 (ja) | 1996-01-17 | 1998-09-10 | 日本電気株式会社 | プログラムデバッグシステム |
| US5760602A (en) | 1996-01-17 | 1998-06-02 | Hewlett-Packard Company | Time multiplexing a plurality of configuration settings of a programmable switch element in a FPGA |
| US5854918A (en) | 1996-01-24 | 1998-12-29 | Ricoh Company Ltd. | Apparatus and method for self-timed algorithmic execution |
| US5898602A (en) * | 1996-01-25 | 1999-04-27 | Xilinx, Inc. | Carry chain circuit with flexible carry function for implementing arithmetic and logical functions |
| US5936424A (en) | 1996-02-02 | 1999-08-10 | Xilinx, Inc. | High speed bus with tree structure for selecting bus driver |
| US5635851A (en) | 1996-02-02 | 1997-06-03 | Xilinx, Inc. | Read and writable data bus particularly for programmable logic devices |
| US5727229A (en) * | 1996-02-05 | 1998-03-10 | Motorola, Inc. | Method and apparatus for moving data in a parallel processor |
| US5754459A (en) | 1996-02-08 | 1998-05-19 | Xilinx, Inc. | Multiplier circuit design for a programmable logic device |
| KR0165515B1 (ko) | 1996-02-17 | 1999-01-15 | 김광호 | 그래픽 데이터의 선입선출기 및 선입선출 방법 |
| GB9604496D0 (en) | 1996-03-01 | 1996-05-01 | Xilinx Inc | Embedded memory for field programmable gate array |
| US6020758A (en) | 1996-03-11 | 2000-02-01 | Altera Corporation | Partially reconfigurable programmable logic device |
| US5841973A (en) | 1996-03-13 | 1998-11-24 | Cray Research, Inc. | Messaging in distributed memory multiprocessing system having shell circuitry for atomic control of message storage queue's tail pointer structure in local memory |
| US6279077B1 (en) | 1996-03-22 | 2001-08-21 | Texas Instruments Incorporated | Bus interface buffer control in a microprocessor |
| US6311265B1 (en) | 1996-03-25 | 2001-10-30 | Torrent Systems, Inc. | Apparatuses and methods for programming parallel computers |
| US6154049A (en) | 1998-03-27 | 2000-11-28 | Xilinx, Inc. | Multiplier fabric for use in field programmable gate arrays |
| US5956518A (en) | 1996-04-11 | 1999-09-21 | Massachusetts Institute Of Technology | Intermediate-grain reconfigurable processing device |
| US5687325A (en) | 1996-04-19 | 1997-11-11 | Chang; Web | Application specific field programmable gate array |
| US6173434B1 (en) | 1996-04-22 | 2001-01-09 | Brigham Young University | Dynamically-configurable digital processor using method for relocating logic array modules |
| US5960200A (en) | 1996-05-03 | 1999-09-28 | I-Cube | System to transition an enterprise to a distributed infrastructure |
| US5894565A (en) | 1996-05-20 | 1999-04-13 | Atmel Corporation | Field programmable gate array with distributed RAM and increased cell utilization |
| US5784636A (en) | 1996-05-28 | 1998-07-21 | National Semiconductor Corporation | Reconfigurable computer architecture for use in signal processing applications |
| JP2000513523A (ja) | 1996-06-21 | 2000-10-10 | オーガニック システムズ インコーポレイテッド | プロセスの即時制御を行う動的に再構成可能なハードウェアシステム |
| US5892370A (en) | 1996-06-21 | 1999-04-06 | Quicklogic Corporation | Clock network for field programmable gate array |
| US6785826B1 (en) | 1996-07-17 | 2004-08-31 | International Business Machines Corporation | Self power audit and control circuitry for microprocessor functional units |
| US6023742A (en) | 1996-07-18 | 2000-02-08 | University Of Washington | Reconfigurable computing architecture for providing pipelined data paths |
| US6023564A (en) | 1996-07-19 | 2000-02-08 | Xilinx, Inc. | Data processing system using a flash reconfigurable logic device as a dynamic execution unit for a sequence of instructions |
| KR100280285B1 (ko) | 1996-08-19 | 2001-02-01 | 윤종용 | 멀티미디어 신호에 적합한 멀티미디어 프로세서 |
| US5838165A (en) | 1996-08-21 | 1998-11-17 | Chatter; Mukesh | High performance self modifying on-the-fly alterable logic FPGA, architecture and method |
| US5933023A (en) | 1996-09-03 | 1999-08-03 | Xilinx, Inc. | FPGA architecture having RAM blocks with programmable word length and width and dedicated address and data lines |
| US6624658B2 (en) | 1999-02-04 | 2003-09-23 | Advantage Logic, Inc. | Method and apparatus for universal program controlled bus architecture |
| US5859544A (en) | 1996-09-05 | 1999-01-12 | Altera Corporation | Dynamic configurable elements for programmable logic devices |
| US6049866A (en) | 1996-09-06 | 2000-04-11 | Silicon Graphics, Inc. | Method and system for an efficient user mode cache manipulation using a simulated instruction |
| US5828858A (en) | 1996-09-16 | 1998-10-27 | Virginia Tech Intellectual Properties, Inc. | Worm-hole run-time reconfigurable processor field programmable gate array (FPGA) |
| US6178494B1 (en) | 1996-09-23 | 2001-01-23 | Virtual Computer Corporation | Modular, hybrid processor and method for producing a modular, hybrid processor |
| US5694602A (en) | 1996-10-01 | 1997-12-02 | The United States Of America As Represented By The Secretary Of The Air Force | Weighted system and method for spatial allocation of a parallel load |
| SG125044A1 (en) | 1996-10-14 | 2006-09-29 | Mitsubishi Gas Chemical Co | Oxygen absorption composition |
| US5901279A (en) | 1996-10-18 | 1999-05-04 | Hughes Electronics Corporation | Connection of spares between multiple programmable devices |
| US5892962A (en) | 1996-11-12 | 1999-04-06 | Lucent Technologies Inc. | FPGA-based processor |
| US5844422A (en) | 1996-11-13 | 1998-12-01 | Xilinx, Inc. | State saving and restoration in reprogrammable FPGAs |
| US5895487A (en) * | 1996-11-13 | 1999-04-20 | International Business Machines Corporation | Integrated processing and L2 DRAM cache |
| US5860119A (en) | 1996-11-25 | 1999-01-12 | Vlsi Technology, Inc. | Data-packet fifo buffer system with end-of-packet flags |
| US6005410A (en) | 1996-12-05 | 1999-12-21 | International Business Machines Corporation | Interconnect structure between heterogeneous core regions in a programmable array |
| DE19651075A1 (de) | 1996-12-09 | 1998-06-10 | Pact Inf Tech Gmbh | Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen |
| DE19654593A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | Umkonfigurierungs-Verfahren für programmierbare Bausteine zur Laufzeit |
| US6338106B1 (en) | 1996-12-20 | 2002-01-08 | Pact Gmbh | I/O and memory bus system for DFPS and units with two or multi-dimensional programmable cell architectures |
| DE19654595A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
| DE59710317D1 (de) | 1996-12-27 | 2003-07-24 | Pact Inf Tech Gmbh | VERFAHREN ZUM SELBSTÄNDIGEN DYNAMISCHEN UMLADEN VON DATENFLUSSPROZESSOREN (DFPs) SOWIE BAUSTEINEN MIT ZWEI- ODER MEHRDIMENSIONALEN PROGRAMMIERBAREN ZELLSTRUKTUREN (FPGAs, DPGAs, o.dgl.) |
| DE19654846A1 (de) | 1996-12-27 | 1998-07-09 | Pact Inf Tech Gmbh | Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.) |
| US6427156B1 (en) | 1997-01-21 | 2002-07-30 | Xilinx, Inc. | Configurable logic block with AND gate for efficient multiplication in FPGAS |
| EP0858168A1 (en) | 1997-01-29 | 1998-08-12 | Hewlett-Packard Company | Field programmable processor array |
| EP0858167A1 (en) | 1997-01-29 | 1998-08-12 | Hewlett-Packard Company | Field programmable processor device |
| DE19704044A1 (de) | 1997-02-04 | 1998-08-13 | Pact Inf Tech Gmbh | Verfahren zur automatischen Adressgenerierung von Bausteinen innerhalb Clustern aus einer Vielzahl dieser Bausteine |
| US5865239A (en) | 1997-02-05 | 1999-02-02 | Micropump, Inc. | Method for making herringbone gears |
| US6055619A (en) | 1997-02-07 | 2000-04-25 | Cirrus Logic, Inc. | Circuits, system, and methods for processing multiple data streams |
| US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
| DE19704728A1 (de) | 1997-02-08 | 1998-08-13 | Pact Inf Tech Gmbh | Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines |
| DE19704742A1 (de) | 1997-02-11 | 1998-09-24 | Pact Inf Tech Gmbh | Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand |
| US6150837A (en) | 1997-02-28 | 2000-11-21 | Actel Corporation | Enhanced field programmable gate array |
| US5927423A (en) | 1997-03-05 | 1999-07-27 | Massachusetts Institute Of Technology | Reconfigurable footprint mechanism for omnidirectional vehicles |
| US5857097A (en) | 1997-03-10 | 1999-01-05 | Digital Equipment Corporation | Method for identifying reasons for dynamic stall cycles during the execution of a program |
| US5884075A (en) | 1997-03-10 | 1999-03-16 | Compaq Computer Corporation | Conflict resolution using self-contained virtual devices |
| US6125408A (en) | 1997-03-10 | 2000-09-26 | Compaq Computer Corporation | Resource type prioritization in generating a device configuration |
| US6085317A (en) | 1997-08-15 | 2000-07-04 | Altera Corporation | Reconfigurable computer architecture using programmable logic devices |
| US6246396B1 (en) | 1997-04-30 | 2001-06-12 | Canon Kabushiki Kaisha | Cached color conversion method and apparatus |
| AUPO647997A0 (en) | 1997-04-30 | 1997-05-22 | Canon Information Systems Research Australia Pty Ltd | Memory controller architecture |
| US6389379B1 (en) | 1997-05-02 | 2002-05-14 | Axis Systems, Inc. | Converification system and method |
| US6321366B1 (en) | 1997-05-02 | 2001-11-20 | Axis Systems, Inc. | Timing-insensitive glitch-free logic system and method |
| US6035371A (en) | 1997-05-28 | 2000-03-07 | 3Com Corporation | Method and apparatus for addressing a static random access memory device based on signals for addressing a dynamic memory access device |
| US6421817B1 (en) | 1997-05-29 | 2002-07-16 | Xilinx, Inc. | System and method of computation in a programmable logic device using virtual instructions |
| US6047115A (en) | 1997-05-29 | 2000-04-04 | Xilinx, Inc. | Method for configuring FPGA memory planes for virtual hardware computation |
| US6011407A (en) | 1997-06-13 | 2000-01-04 | Xilinx, Inc. | Field programmable gate array with dedicated computer bus interface and method for configuring both |
| US6240502B1 (en) | 1997-06-25 | 2001-05-29 | Sun Microsystems, Inc. | Apparatus for dynamically reconfiguring a processor |
| US5970254A (en) | 1997-06-27 | 1999-10-19 | Cooke; Laurence H. | Integrated processor and programmable data path chip for reconfigurable computing |
| US5966534A (en) | 1997-06-27 | 1999-10-12 | Cooke; Laurence H. | Method for compiling high level programming languages into an integrated processor with reconfigurable logic |
| US6437441B1 (en) | 1997-07-10 | 2002-08-20 | Kawasaki Microelectronics, Inc. | Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure |
| US6020760A (en) | 1997-07-16 | 2000-02-01 | Altera Corporation | I/O buffer circuit with pin multiplexing |
| US6282701B1 (en) | 1997-07-31 | 2001-08-28 | Mutek Solutions, Ltd. | System and method for monitoring and analyzing the execution of computer programs |
| US6026478A (en) * | 1997-08-01 | 2000-02-15 | Micron Technology, Inc. | Split embedded DRAM processor |
| US6170051B1 (en) | 1997-08-01 | 2001-01-02 | Micron Technology, Inc. | Apparatus and method for program level parallelism in a VLIW processor |
| US6038656A (en) | 1997-09-12 | 2000-03-14 | California Institute Of Technology | Pipelined completion for asynchronous communication |
| JP3612186B2 (ja) | 1997-09-19 | 2005-01-19 | 株式会社ルネサステクノロジ | データ処理装置 |
| US6539415B1 (en) | 1997-09-24 | 2003-03-25 | Sony Corporation | Method and apparatus for the allocation of audio/video tasks in a network system |
| US6130551A (en) | 1998-01-19 | 2000-10-10 | Vantis Corporation | Synthesis-friendly FPGA architecture with variable length and variable timing interconnect |
| US5966143A (en) | 1997-10-14 | 1999-10-12 | Motorola, Inc. | Data allocation into multiple memories for concurrent access |
| SG82587A1 (en) | 1997-10-21 | 2001-08-21 | Sony Corp | Recording apparatus, recording method, playback apparatus, playback method, recording/playback apparatus, recording/playback method, presentation medium and recording medium |
| JP4128251B2 (ja) | 1997-10-23 | 2008-07-30 | 富士通株式会社 | 配線密度予測方法およびセル配置装置 |
| US6212544B1 (en) * | 1997-10-23 | 2001-04-03 | International Business Machines Corporation | Altering thread priorities in a multithreaded processor |
| US6076157A (en) | 1997-10-23 | 2000-06-13 | International Business Machines Corporation | Method and apparatus to force a thread switch in a multithreaded processor |
| US6247147B1 (en) | 1997-10-27 | 2001-06-12 | Altera Corporation | Enhanced embedded logic analyzer |
| US5915123A (en) | 1997-10-31 | 1999-06-22 | Silicon Spice | Method and apparatus for controlling configuration memory contexts of processing elements in a network of multiple context processing elements |
| US6108760A (en) | 1997-10-31 | 2000-08-22 | Silicon Spice | Method and apparatus for position independent reconfiguration in a network of multiple context processing elements |
| US6122719A (en) | 1997-10-31 | 2000-09-19 | Silicon Spice | Method and apparatus for retiming in a network of multiple context processing elements |
| US6127908A (en) | 1997-11-17 | 2000-10-03 | Massachusetts Institute Of Technology | Microelectro-mechanical system actuator device and reconfigurable circuits utilizing same |
| JP4197755B2 (ja) | 1997-11-19 | 2008-12-17 | 富士通株式会社 | 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置 |
| US6212650B1 (en) | 1997-11-24 | 2001-04-03 | Xilinx, Inc. | Interactive dubug tool for programmable circuits |
| US6091263A (en) | 1997-12-12 | 2000-07-18 | Xilinx, Inc. | Rapidly reconfigurable FPGA having a multiple region architecture with reconfiguration caches useable as data RAM |
| DE69827589T2 (de) | 1997-12-17 | 2005-11-03 | Elixent Ltd. | Konfigurierbare Verarbeitungsanordnung und Verfahren zur Benutzung dieser Anordnung, um eine Zentraleinheit aufzubauen |
| DE69841256D1 (de) | 1997-12-17 | 2009-12-10 | Panasonic Corp | Befehlsmaskierung um Befehlsströme einem Prozessor zuzuleiten |
| EP0926594B1 (en) | 1997-12-17 | 2007-05-23 | Hewlett-Packard Company, A Delaware Corporation | Method of using primary and secondary processors |
| WO1999031574A1 (en) | 1997-12-17 | 1999-06-24 | Hewlett-Packard Company | Implementation of multipliers in programmable arrays |
| DE19861088A1 (de) | 1997-12-22 | 2000-02-10 | Pact Inf Tech Gmbh | Verfahren zur Reparatur von integrierten Schaltkreisen |
| US6172520B1 (en) | 1997-12-30 | 2001-01-09 | Xilinx, Inc. | FPGA system with user-programmable configuration ports and method for reconfiguring the FPGA |
| US6049222A (en) | 1997-12-30 | 2000-04-11 | Xilinx, Inc | Configuring an FPGA using embedded memory |
| US6105106A (en) | 1997-12-31 | 2000-08-15 | Micron Technology, Inc. | Computer system, memory device and shift register including a balanced switching circuit with series connected transfer gates which are selectively clocked for fast switching times |
| US6301706B1 (en) | 1997-12-31 | 2001-10-09 | Elbrus International Limited | Compiler method and apparatus for elimination of redundant speculative computations from innermost loops |
| US6216223B1 (en) | 1998-01-12 | 2001-04-10 | Billions Of Operations Per Second, Inc. | Methods and apparatus to dynamically reconfigure the instruction pipeline of an indirect very long instruction word scalable processor |
| US6034538A (en) | 1998-01-21 | 2000-03-07 | Lucent Technologies Inc. | Virtual logic system for reconfigurable hardware |
| AU2562899A (en) | 1998-01-26 | 1999-08-09 | Chameleon Systems, Inc. | Reconfigurable logic for table lookup |
| US6230307B1 (en) | 1998-01-26 | 2001-05-08 | Xilinx, Inc. | System and method for programming the hardware of field programmable gate arrays (FPGAs) and related reconfiguration resources as if they were software by creating hardware objects |
| US6366999B1 (en) | 1998-01-28 | 2002-04-02 | Bops, Inc. | Methods and apparatus to support conditional execution in a VLIW-based array processor with subword execution |
| KR100572945B1 (ko) | 1998-02-04 | 2006-04-24 | 텍사스 인스트루먼츠 인코포레이티드 | 효율적으로 접속 가능한 하드웨어 보조 처리기를 구비하는디지탈 신호 처리기 |
| US6086628A (en) | 1998-02-17 | 2000-07-11 | Lucent Technologies Inc. | Power-related hardware-software co-synthesis of heterogeneous distributed embedded systems |
| US7152027B2 (en) | 1998-02-17 | 2006-12-19 | National Instruments Corporation | Reconfigurable test system |
| US6198304B1 (en) | 1998-02-23 | 2001-03-06 | Xilinx, Inc. | Programmable logic device |
| DE19807872A1 (de) | 1998-02-25 | 1999-08-26 | Pact Inf Tech Gmbh | Verfahren zur Verwaltung von Konfigurationsdaten in Datenflußprozessoren sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstruktur (FPGAs, DPGAs, o. dgl. |
| US6088800A (en) | 1998-02-27 | 2000-07-11 | Mosaid Technologies, Incorporated | Encryption processor with shared memory interconnect |
| US6374286B1 (en) | 1998-04-06 | 2002-04-16 | Rockwell Collins, Inc. | Real time processor capable of concurrently running multiple independent JAVA machines |
| US6421808B1 (en) | 1998-04-24 | 2002-07-16 | Cadance Design Systems, Inc. | Hardware design language for the design of integrated circuits |
| US6084429A (en) | 1998-04-24 | 2000-07-04 | Xilinx, Inc. | PLD having a window pane architecture with segmented and staggered interconnect wiring between logic block arrays |
| US6173419B1 (en) * | 1998-05-14 | 2001-01-09 | Advanced Technology Materials, Inc. | Field programmable gate array (FPGA) emulator for debugging software |
| US5999990A (en) | 1998-05-18 | 1999-12-07 | Motorola, Inc. | Communicator having reconfigurable resources |
| US6092174A (en) | 1998-06-01 | 2000-07-18 | Context, Inc. | Dynamically reconfigurable distributed integrated circuit processor and method |
| JP3123977B2 (ja) | 1998-06-04 | 2001-01-15 | 日本電気株式会社 | プログラマブル機能ブロック |
| US6282627B1 (en) | 1998-06-29 | 2001-08-28 | Chameleon Systems, Inc. | Integrated processor and programmable data path chip for reconfigurable computing |
| US6202182B1 (en) | 1998-06-30 | 2001-03-13 | Lucent Technologies Inc. | Method and apparatus for testing field programmable gate arrays |
| DE69803373T2 (de) | 1998-07-06 | 2002-08-14 | Hewlett Packard Co | Verdrahtung von Zellen in logischen Feldern |
| US6421809B1 (en) | 1998-07-24 | 2002-07-16 | Interuniversitaire Micro-Elektronica Centrum (Imec Vzw) | Method for determining a storage bandwidth optimized memory organization of an essentially digital device |
| DE19835189C2 (de) | 1998-08-04 | 2001-02-08 | Unicor Rohrsysteme Gmbh | Vorrichtung zur kontinuierlichen Herstellung von nahtlosen Kunststoffrohren |
| US6137307A (en) | 1998-08-04 | 2000-10-24 | Xilinx, Inc. | Structure and method for loading wide frames of data from a narrow input bus |
| JP2000076066A (ja) | 1998-09-02 | 2000-03-14 | Fujitsu Ltd | 信号処理回路 |
| US7100026B2 (en) * | 2001-05-30 | 2006-08-29 | The Massachusetts Institute Of Technology | System and method for performing efficient conditional vector operations for data parallel architectures involving both input and conditional vector values |
| US6205458B1 (en) | 1998-09-21 | 2001-03-20 | Rn2R, L.L.C. | Adder and multiplier circuits employing logic gates having discrete, weighted inputs and methods of performing combinatorial operations therewith |
| JP3551353B2 (ja) * | 1998-10-02 | 2004-08-04 | 株式会社日立製作所 | データ再配置方法 |
| US6215326B1 (en) | 1998-11-18 | 2001-04-10 | Altera Corporation | Programmable logic device architecture with super-regions having logic regions and a memory region |
| DE69910826T2 (de) | 1998-11-20 | 2004-06-17 | Altera Corp., San Jose | Rechnersystem mit rekonfigurierbarer programmierbarer logik-vorrichtung |
| US6977649B1 (en) | 1998-11-23 | 2005-12-20 | 3Dlabs, Inc. Ltd | 3D graphics rendering with selective read suspend |
| JP2000181566A (ja) | 1998-12-14 | 2000-06-30 | Mitsubishi Electric Corp | マルチクロック並列処理装置 |
| US6044030A (en) | 1998-12-21 | 2000-03-28 | Philips Electronics North America Corporation | FIFO unit with single pointer |
| US6434695B1 (en) | 1998-12-23 | 2002-08-13 | Apple Computer, Inc. | Computer operating system using compressed ROM image in RAM |
| US6757847B1 (en) | 1998-12-29 | 2004-06-29 | International Business Machines Corporation | Synchronization for system analysis |
| JP3585800B2 (ja) | 1999-01-13 | 2004-11-04 | 株式会社東芝 | 情報処理装置 |
| US6539438B1 (en) | 1999-01-15 | 2003-03-25 | Quickflex Inc. | Reconfigurable computing system and method and apparatus employing same |
| US6490695B1 (en) | 1999-01-22 | 2002-12-03 | Sun Microsystems, Inc. | Platform independent memory image analysis architecture for debugging a computer program |
| DE10028397A1 (de) | 2000-06-13 | 2001-12-20 | Pact Inf Tech Gmbh | Registrierverfahren |
| US6243808B1 (en) | 1999-03-08 | 2001-06-05 | Chameleon Systems, Inc. | Digital data bit order conversion using universal switch matrix comprising rows of bit swapping selector groups |
| US6512804B1 (en) * | 1999-04-07 | 2003-01-28 | Applied Micro Circuits Corporation | Apparatus and method for multiple serial data synchronization using channel-lock FIFO buffers optimized for jitter |
| US6286134B1 (en) | 1999-04-23 | 2001-09-04 | Sun Microsystems, Inc. | Instruction selection in a multi-platform environment |
| JP2000311156A (ja) | 1999-04-27 | 2000-11-07 | Mitsubishi Electric Corp | 再構成可能並列計算機 |
| US6381624B1 (en) | 1999-04-29 | 2002-04-30 | Hewlett-Packard Company | Faster multiply/accumulator |
| US6298472B1 (en) | 1999-05-07 | 2001-10-02 | Chameleon Systems, Inc. | Behavioral silicon construct architecture and mapping |
| US7007096B1 (en) | 1999-05-12 | 2006-02-28 | Microsoft Corporation | Efficient splitting and mixing of streaming-data frames for processing through multiple processing modules |
| US6748440B1 (en) | 1999-05-12 | 2004-06-08 | Microsoft Corporation | Flow of streaming data through multiple processing modules |
| US6211697B1 (en) | 1999-05-25 | 2001-04-03 | Actel | Integrated circuit that includes a field-programmable gate array and a hard gate array having the same underlying structure |
| DE19926538A1 (de) | 1999-06-10 | 2000-12-14 | Pact Inf Tech Gmbh | Hardware und Betriebsverfahren |
| EP1061439A1 (en) | 1999-06-15 | 2000-12-20 | Hewlett-Packard Company | Memory and instructions in computer architecture containing processor and coprocessor |
| US6757892B1 (en) | 1999-06-24 | 2004-06-29 | Sarnoff Corporation | Method for determining an optimal partitioning of data among several memories |
| US6353479B1 (en) * | 1999-06-29 | 2002-03-05 | Hewlett-Packard Company | Media-type encoding and print mode selection |
| US6347346B1 (en) | 1999-06-30 | 2002-02-12 | Chameleon Systems, Inc. | Local memory unit system with global access for use on reconfigurable chips |
| JP3420121B2 (ja) | 1999-06-30 | 2003-06-23 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| GB2352548B (en) | 1999-07-26 | 2001-06-06 | Sun Microsystems Inc | Method and apparatus for executing standard functions in a computer system |
| US6745317B1 (en) | 1999-07-30 | 2004-06-01 | Broadcom Corporation | Three level direct communication connections between neighboring multiple context processing elements |
| US6370596B1 (en) | 1999-08-03 | 2002-04-09 | Chameleon Systems, Inc. | Logic flag registers for monitoring processing system events |
| US6341318B1 (en) | 1999-08-10 | 2002-01-22 | Chameleon Systems, Inc. | DMA data streaming |
| US6204687B1 (en) | 1999-08-13 | 2001-03-20 | Xilinx, Inc. | Method and structure for configuring FPGAS |
| US6507947B1 (en) | 1999-08-20 | 2003-01-14 | Hewlett-Packard Company | Programmatic synthesis of processor element arrays |
| US6438747B1 (en) | 1999-08-20 | 2002-08-20 | Hewlett-Packard Company | Programmatic iteration scheduling for parallel processors |
| US6288566B1 (en) | 1999-09-23 | 2001-09-11 | Chameleon Systems, Inc. | Configuration state memory for functional blocks on a reconfigurable chip |
| US6349346B1 (en) | 1999-09-23 | 2002-02-19 | Chameleon Systems, Inc. | Control fabric unit including associated configuration memory and PSOP state machine adapted to provide configuration address to reconfigurable functional unit |
| US6311200B1 (en) | 1999-09-23 | 2001-10-30 | Chameleon Systems, Inc. | Reconfigurable program sum of products generator |
| US6631487B1 (en) | 1999-09-27 | 2003-10-07 | Lattice Semiconductor Corp. | On-line testing of field programmable gate array resources |
| DE19946752A1 (de) | 1999-09-29 | 2001-04-12 | Infineon Technologies Ag | Rekonfigurierbares Gate-Array |
| US6412043B1 (en) | 1999-10-01 | 2002-06-25 | Hitachi, Ltd. | Microprocessor having improved memory management unit and cache memory |
| US6598128B1 (en) | 1999-10-01 | 2003-07-22 | Hitachi, Ltd. | Microprocessor having improved memory management unit and cache memory |
| US6665758B1 (en) | 1999-10-04 | 2003-12-16 | Ncr Corporation | Software sanity monitor |
| US6434642B1 (en) | 1999-10-07 | 2002-08-13 | Xilinx, Inc. | FIFO memory system and method with improved determination of full and empty conditions and amount of data stored |
| JP2001167066A (ja) | 1999-12-08 | 2001-06-22 | Nec Corp | プロセッサ間通信方法及びマルチプロセッサシステム |
| US6625654B1 (en) | 1999-12-28 | 2003-09-23 | Intel Corporation | Thread signaling in multi-threaded network processor |
| US6633181B1 (en) | 1999-12-30 | 2003-10-14 | Stretch, Inc. | Multi-scale programmable array |
| EP1630685B1 (en) | 2000-01-07 | 2008-04-09 | Nippon Telegraph and Telephone Corporation | Function reconfigurable semiconductor device and integrated circuit configuring the semiconductor device |
| JP2001201066A (ja) | 2000-01-18 | 2001-07-27 | Ryushutsu Kin | 電力制御装置 |
| JP2001202236A (ja) | 2000-01-20 | 2001-07-27 | Fuji Xerox Co Ltd | プログラマブル論理回路装置によるデータ処理方法、プログラマブル論理回路装置、情報処理システム、プログラマブル論理回路装置への回路再構成方法 |
| AU2001233150A1 (en) | 2000-01-28 | 2001-08-07 | Morphics Technolgoy Inc. | A wireless spread spectrum communication platform using dynamically reconfigurable logic |
| US6496971B1 (en) | 2000-02-07 | 2002-12-17 | Xilinx, Inc. | Supporting multiple FPGA configuration modes using dedicated on-chip processor |
| US6487709B1 (en) | 2000-02-09 | 2002-11-26 | Xilinx, Inc. | Run-time routing for programmable logic devices |
| US6519674B1 (en) | 2000-02-18 | 2003-02-11 | Chameleon Systems, Inc. | Configuration bits layout |
| US6865663B2 (en) | 2000-02-24 | 2005-03-08 | Pts Corporation | Control processor dynamically loading shadow instruction register associated with memory entry of coprocessor in flexible coupling mode |
| JP3674515B2 (ja) | 2000-02-25 | 2005-07-20 | 日本電気株式会社 | アレイ型プロセッサ |
| US6539477B1 (en) | 2000-03-03 | 2003-03-25 | Chameleon Systems, Inc. | System and method for control synthesis using a reachable states look-up table |
| US6657457B1 (en) | 2000-03-15 | 2003-12-02 | Intel Corporation | Data transfer on reconfigurable chip |
| US6871341B1 (en) | 2000-03-24 | 2005-03-22 | Intel Corporation | Adaptive scheduling of function cells in dynamic reconfigurable logic |
| US6362650B1 (en) | 2000-05-18 | 2002-03-26 | Xilinx, Inc. | Method and apparatus for incorporating a multiplier into an FPGA |
| US6373779B1 (en) | 2000-05-19 | 2002-04-16 | Xilinx, Inc. | Block RAM having multiple configurable write modes for use in a field programmable gate array |
| US6725334B2 (en) * | 2000-06-09 | 2004-04-20 | Hewlett-Packard Development Company, L.P. | Method and system for exclusive two-level caching in a chip-multiprocessor |
| US7340596B1 (en) | 2000-06-12 | 2008-03-04 | Altera Corporation | Embedded processor with watchdog timer for programmable logic |
| EP2226732A3 (de) | 2000-06-13 | 2016-04-06 | PACT XPP Technologies AG | Cachehierarchie für einen Multicore-Prozessor |
| US6285624B1 (en) | 2000-07-08 | 2001-09-04 | Han-Ping Chen | Multilevel memory access method |
| DE10129237A1 (de) | 2000-10-09 | 2002-04-18 | Pact Inf Tech Gmbh | Verfahren zur Bearbeitung von Daten |
| DE10036627A1 (de) | 2000-07-24 | 2002-02-14 | Pact Inf Tech Gmbh | Integrierter Schaltkreis |
| JP2002041489A (ja) | 2000-07-25 | 2002-02-08 | Mitsubishi Electric Corp | 同期信号生成回路、それを用いたプロセッサシステムおよび同期信号生成方法 |
| US6538468B1 (en) | 2000-07-31 | 2003-03-25 | Cypress Semiconductor Corporation | Method and apparatus for multiple boot-up functionalities for a programmable logic device (PLD) |
| US6542844B1 (en) | 2000-08-02 | 2003-04-01 | International Business Machines Corporation | Method and apparatus for tracing hardware states using dynamically reconfigurable test circuits |
| US6754805B1 (en) | 2000-08-07 | 2004-06-22 | Transwitch Corporation | Method and apparatus for configurable multi-cell digital signal processing employing global parallel configuration |
| EP1356400A2 (en) | 2000-08-07 | 2003-10-29 | Altera Corporation | Inter-device communication interface |
| US7249351B1 (en) | 2000-08-30 | 2007-07-24 | Broadcom Corporation | System and method for preparing software for execution in a dynamically configurable hardware environment |
| US6829697B1 (en) | 2000-09-06 | 2004-12-07 | International Business Machines Corporation | Multiple logical interfaces to a shared coprocessor resource |
| US6538470B1 (en) | 2000-09-18 | 2003-03-25 | Altera Corporation | Devices and methods with programmable logic and digital signal processing regions |
| US7346644B1 (en) | 2000-09-18 | 2008-03-18 | Altera Corporation | Devices and methods with programmable logic and digital signal processing regions |
| US6518787B1 (en) | 2000-09-21 | 2003-02-11 | Triscend Corporation | Input/output architecture for efficient configuration of programmable input/output cells |
| AU2002220600A1 (en) | 2000-10-06 | 2002-04-15 | Pact Informationstechnologie Gmbh | Cell system with segmented intermediate cell structure |
| US6525678B1 (en) | 2000-10-06 | 2003-02-25 | Altera Corporation | Configuring a programmable logic device |
| US20040015899A1 (en) | 2000-10-06 | 2004-01-22 | Frank May | Method for processing data |
| US20020045952A1 (en) | 2000-10-12 | 2002-04-18 | Blemel Kenneth G. | High performance hybrid micro-computer |
| US6398383B1 (en) | 2000-10-30 | 2002-06-04 | Yu-Hwei Huang | Flashlight carriable on one's person |
| JP3636986B2 (ja) | 2000-12-06 | 2005-04-06 | 松下電器産業株式会社 | 半導体集積回路 |
| GB2370380B (en) | 2000-12-19 | 2003-12-31 | Picochip Designs Ltd | Processor architecture |
| EP1346280A1 (en) | 2000-12-20 | 2003-09-24 | Koninklijke Philips Electronics N.V. | Data processing device with a configurable functional unit |
| US6483343B1 (en) | 2000-12-29 | 2002-11-19 | Quicklogic Corporation | Configurable computational unit embedded in a programmable device |
| US6426649B1 (en) | 2000-12-29 | 2002-07-30 | Quicklogic Corporation | Architecture for field programmable gate array |
| US6392912B1 (en) | 2001-01-10 | 2002-05-21 | Chameleon Systems, Inc. | Loading data plane on reconfigurable chip |
| US7020673B2 (en) | 2001-01-19 | 2006-03-28 | Sony Corporation | Reconfigurable arithmetic device and arithmetic system including that arithmetic device and address generation device and interleave device applicable to arithmetic system |
| US6847370B2 (en) | 2001-02-20 | 2005-01-25 | 3D Labs, Inc., Ltd. | Planar byte memory organization with linear access |
| US7210129B2 (en) | 2001-08-16 | 2007-04-24 | Pact Xpp Technologies Ag | Method for translating programs for reconfigurable architectures |
| US7444531B2 (en) | 2001-03-05 | 2008-10-28 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
| US6836839B2 (en) | 2001-03-22 | 2004-12-28 | Quicksilver Technology, Inc. | Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements |
| US20020143505A1 (en) | 2001-04-02 | 2002-10-03 | Doron Drusinsky | Implementing a finite state machine using concurrent finite state machines with delayed communications and no shared control signals |
| US6792588B2 (en) | 2001-04-02 | 2004-09-14 | Intel Corporation | Faster scalable floorplan which enables easier data control flow |
| WO2002082267A1 (en) | 2001-04-06 | 2002-10-17 | Wind River Systems, Inc. | Fpga coprocessing system |
| US6999984B2 (en) | 2001-05-02 | 2006-02-14 | Intel Corporation | Modification to reconfigurable functional unit in a reconfigurable chip to perform linear feedback shift register function |
| US6802026B1 (en) | 2001-05-15 | 2004-10-05 | Xilinx, Inc. | Parameterizable and reconfigurable debugger core generators |
| US6976239B1 (en) * | 2001-06-12 | 2005-12-13 | Altera Corporation | Methods and apparatus for implementing parameterizable processors and peripherals |
| US7657877B2 (en) * | 2001-06-20 | 2010-02-02 | Pact Xpp Technologies Ag | Method for processing data |
| JP3580785B2 (ja) | 2001-06-29 | 2004-10-27 | 株式会社半導体理工学研究センター | ルックアップテーブル、ルックアップテーブルを備えるプログラマブル論理回路装置、および、ルックアップテーブルの構成方法 |
| US7043416B1 (en) | 2001-07-27 | 2006-05-09 | Lsi Logic Corporation | System and method for state restoration in a diagnostic module for a high-speed microprocessor |
| US7383421B2 (en) | 2002-12-05 | 2008-06-03 | Brightscale, Inc. | Cellular engine for a data processing system |
| US7036114B2 (en) * | 2001-08-17 | 2006-04-25 | Sun Microsystems, Inc. | Method and apparatus for cycle-based computation |
| US7216204B2 (en) | 2001-08-27 | 2007-05-08 | Intel Corporation | Mechanism for providing early coherency detection to enable high performance memory updates in a latency sensitive multithreaded environment |
| US6868476B2 (en) | 2001-08-27 | 2005-03-15 | Intel Corporation | Software controlled content addressable memory in a general purpose execution datapath |
| US6874108B1 (en) | 2001-08-27 | 2005-03-29 | Agere Systems Inc. | Fault tolerant operation of reconfigurable devices utilizing an adjustable system clock |
| US20030056091A1 (en) | 2001-09-14 | 2003-03-20 | Greenberg Craig B. | Method of scheduling in a reconfigurable hardware architecture with multiple hardware configurations |
| US7472230B2 (en) * | 2001-09-14 | 2008-12-30 | Hewlett-Packard Development Company, L.P. | Preemptive write back controller |
| US20030055861A1 (en) | 2001-09-18 | 2003-03-20 | Lai Gary N. | Multipler unit in reconfigurable chip |
| US20030052711A1 (en) | 2001-09-19 | 2003-03-20 | Taylor Bradley L. | Despreader/correlator unit for use in reconfigurable chip |
| US6854073B2 (en) | 2001-09-25 | 2005-02-08 | International Business Machines Corporation | Debugger program time monitor |
| US6798239B2 (en) | 2001-09-28 | 2004-09-28 | Xilinx, Inc. | Programmable gate array having interconnecting logic to support embedded fixed logic circuitry |
| US7000161B1 (en) | 2001-10-15 | 2006-02-14 | Altera Corporation | Reconfigurable programmable logic system with configuration recovery mode |
| US20060264508A1 (en) | 2001-10-16 | 2006-11-23 | Stone Richard A | Modulation of ocular growth and myopia by gaba drugs |
| AU2002357739A1 (en) | 2001-11-16 | 2003-06-10 | Morpho Technologies | Viterbi convolutional coding method and apparatus |
| US6886092B1 (en) | 2001-11-19 | 2005-04-26 | Xilinx, Inc. | Custom code processing in PGA by providing instructions from fixed logic processor portion to programmable dedicated processor portion |
| DE20221985U1 (de) | 2002-02-01 | 2010-03-04 | Tridonicatco Gmbh & Co. Kg | Elektronisches Vorschaltgerät für Gasentladungslampe |
| US6961924B2 (en) | 2002-05-21 | 2005-11-01 | International Business Machines Corporation | Displaying variable usage while debugging |
| US6976131B2 (en) * | 2002-08-23 | 2005-12-13 | Intel Corporation | Method and apparatus for shared cache coherency for a chip multiprocessor or multiprocessor system |
| US6803787B1 (en) | 2002-09-25 | 2004-10-12 | Lattice Semiconductor Corp. | State machine in a programmable logic device |
| US6802206B2 (en) | 2002-10-11 | 2004-10-12 | American Axle & Manufacturing, Inc. | Torsional actuation NVH test method |
| US7412581B2 (en) * | 2003-10-28 | 2008-08-12 | Renesas Technology America, Inc. | Processor for virtual machines and method therefor |
| US7567997B2 (en) | 2003-12-29 | 2009-07-28 | Xilinx, Inc. | Applications of cascading DSP slices |
| US7870182B2 (en) | 2003-12-29 | 2011-01-11 | Xilinx Inc. | Digital signal processing circuit having an adder circuit with carry-outs |
| US7472155B2 (en) | 2003-12-29 | 2008-12-30 | Xilinx, Inc. | Programmable logic device with cascading DSP slices |
| US8495122B2 (en) | 2003-12-29 | 2013-07-23 | Xilinx, Inc. | Programmable device with dynamic DSP architecture |
| US7840627B2 (en) | 2003-12-29 | 2010-11-23 | Xilinx, Inc. | Digital signal processing circuit having input register blocks |
| US7038952B1 (en) | 2004-05-04 | 2006-05-02 | Xilinx, Inc. | Block RAM with embedded FIFO buffer |
| US7971051B2 (en) | 2007-09-27 | 2011-06-28 | Fujitsu Limited | FPGA configuration protection and control using hardware watchdog timer |
-
1997
- 1997-12-22 DE DE59710317T patent/DE59710317D1/de not_active Expired - Lifetime
- 1997-12-22 EP EP03008161A patent/EP1329816B1/de not_active Expired - Lifetime
- 1997-12-22 JP JP52953898A patent/JP3961028B2/ja not_active Expired - Fee Related
- 1997-12-22 AT AT97954332T patent/ATE243390T1/de not_active IP Right Cessation
-
2005
- 2005-10-07 US US11/246,617 patent/US7822881B2/en not_active Expired - Fee Related
-
2007
- 2007-03-05 JP JP2007054902A patent/JP4637123B2/ja not_active Expired - Fee Related
-
2009
- 2009-02-06 US US12/367,055 patent/US20090144485A1/en not_active Abandoned
Cited By (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8156312B2 (en) | 1996-12-09 | 2012-04-10 | Martin Vorbach | Processor chip for reconfigurable data processing, for processing numeric and logic operations and including function and interconnection control units |
| US7822968B2 (en) | 1996-12-09 | 2010-10-26 | Martin Vorbach | Circuit having a multidimensional structure of configurable cells that include multi-bit-wide inputs and outputs |
| US7899962B2 (en) | 1996-12-20 | 2011-03-01 | Martin Vorbach | I/O and memory bus system for DFPs and units with two- or multi-dimensional programmable cell architectures |
| US8195856B2 (en) | 1996-12-20 | 2012-06-05 | Martin Vorbach | I/O and memory bus system for DFPS and units with two- or multi-dimensional programmable cell architectures |
| US7822881B2 (en) | 1996-12-27 | 2010-10-26 | Martin Vorbach | Process for automatic dynamic reloading of data flow processors (DFPs) and units with two- or three-dimensional programmable cell architectures (FPGAs, DPGAs, and the like) |
| JP4637123B2 (ja) * | 1996-12-27 | 2011-02-23 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | データ処理方法およびデータ処理ユニット、コンフィギュレーション化可能なエレメントのダイナックな再コンフィギュレーション方法、システムおよびプロセス |
| JP2007215203A (ja) * | 1996-12-27 | 2007-08-23 | Pact Xpp Technologies Ag | データ処理方法およびデータ処理ユニット、コンフィギュレーション化可能なエレメントのダイナックな再コンフィギュレーション方法、システムおよびプロセス |
| US8819505B2 (en) | 1997-12-22 | 2014-08-26 | Pact Xpp Technologies Ag | Data processor having disabled cores |
| US8468329B2 (en) | 1999-02-25 | 2013-06-18 | Martin Vorbach | Pipeline configuration protocol and configuration unit communication |
| US8726250B2 (en) | 1999-06-10 | 2014-05-13 | Pact Xpp Technologies Ag | Configurable logic integrated circuit having a multidimensional structure of configurable elements |
| US8230411B1 (en) | 1999-06-10 | 2012-07-24 | Martin Vorbach | Method for interleaving a program over a plurality of cells |
| US8312200B2 (en) | 1999-06-10 | 2012-11-13 | Martin Vorbach | Processor chip including a plurality of cache elements connected to a plurality of processor cores |
| US8301872B2 (en) | 2000-06-13 | 2012-10-30 | Martin Vorbach | Pipeline configuration protocol and configuration unit communication |
| US8471593B2 (en) | 2000-10-06 | 2013-06-25 | Martin Vorbach | Logic cell array and bus system |
| US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
| US8099618B2 (en) | 2001-03-05 | 2012-01-17 | Martin Vorbach | Methods and devices for treating and processing data |
| US8312301B2 (en) | 2001-03-05 | 2012-11-13 | Martin Vorbach | Methods and devices for treating and processing data |
| US7996827B2 (en) | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
| US8209653B2 (en) | 2001-09-03 | 2012-06-26 | Martin Vorbach | Router |
| US8407525B2 (en) | 2001-09-03 | 2013-03-26 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
| US8429385B2 (en) | 2001-09-03 | 2013-04-23 | Martin Vorbach | Device including a field having function cells and information providing cells controlled by the function cells |
| US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
| US8069373B2 (en) | 2001-09-03 | 2011-11-29 | Martin Vorbach | Method for debugging reconfigurable architectures |
| US7840842B2 (en) | 2001-09-03 | 2010-11-23 | Martin Vorbach | Method for debugging reconfigurable architectures |
| US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
| US8127061B2 (en) | 2002-02-18 | 2012-02-28 | Martin Vorbach | Bus systems and reconfiguration methods |
| US8281265B2 (en) | 2002-08-07 | 2012-10-02 | Martin Vorbach | Method and device for processing data |
| US8156284B2 (en) | 2002-08-07 | 2012-04-10 | Martin Vorbach | Data processing method and device |
| US8812820B2 (en) | 2003-08-28 | 2014-08-19 | Pact Xpp Technologies Ag | Data processing device and method |
| US8250503B2 (en) | 2006-01-18 | 2012-08-21 | Martin Vorbach | Hardware definition method including determining whether to implement a function as hardware or software |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1329816B1 (de) | 2011-06-22 |
| EP1329816A2 (de) | 2003-07-23 |
| JP2001510650A (ja) | 2001-07-31 |
| US20060031595A1 (en) | 2006-02-09 |
| DE59710317D1 (de) | 2003-07-24 |
| JP2007215203A (ja) | 2007-08-23 |
| US7822881B2 (en) | 2010-10-26 |
| ATE243390T1 (de) | 2003-07-15 |
| US20090144485A1 (en) | 2009-06-04 |
| EP1329816A3 (de) | 2005-03-02 |
| JP4637123B2 (ja) | 2011-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3961028B2 (ja) | データフロープロセッサ（ｄｆｐ）の自動的なダイナミックアンロード方法並びに２次元または３次元のプログラミング可能なセルストラクチャを有するモジュール（ｆｐｇａ，ｄｐｇａ等） | |
| US7028107B2 (en) | Process for automatic dynamic reloading of data flow processors (DFPS) and units with two- or three- dimensional programmable cell architectures (FPGAS, DPGAS, and the like) | |
| US6513077B2 (en) | I/O and memory bus system for DFPs and units with two- or multi-dimensional programmable cell architectures | |
| US8195856B2 (en) | I/O and memory bus system for DFPS and units with two- or multi-dimensional programmable cell architectures | |
| US5524250A (en) | Central processing unit for processing a plurality of threads using dedicated general purpose registers and masque register for providing access to the registers | |
| US8099618B2 (en) | Methods and devices for treating and processing data | |
| US7353516B2 (en) | Data flow control for adaptive integrated circuitry | |
| EA001823B1 (ru) | Способ самосинхронизации конфигурируемых элементов программируемой микросхемы | |
| EA003407B1 (ru) | Способ исключающего взаимоблокировку конфигурирования потоковых процессоров и микросхем с двух- или многомерной структурой расположения программируемых ячеек (ппвм, дпвм и т.п.) | |
| EA004240B1 (ru) | Реконфигурируемый процессор и способ управления работой процессорной системы | |
| RU96123900A (ru) | Специализированный процессор и способ его конструирования | |
| CA2061599A1 (en) | Storage-programmable control system | |
| WO2002003592A2 (en) | System and method for executing hybridized code on a dynamically configurable hardware environment | |
| WO2002008913A2 (en) | Memory resource arbitrator for multiple gate arrays | |
| CA2078913A1 (en) | Interprocessor communication system and method for multiprocessor circuitry | |
| JP2512119B2 (ja) | マイクロプロセッサ | |
| JP2870812B2 (ja) | 並列処理プロセッサ | |
| US20040230319A1 (en) | Microcontroller device for complex processing procedures and corresponding interrupt management process | |
| JPS62164138A (ja) | コンカレントル−プを有するマイクロプロセツサ | |
| JPH03105526A (ja) | 命令制御方式 | |
| JPH02297222A (ja) | 中央処理装置 | |
| JPH02155062A (ja) | マルチプロセッサシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041203 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20061204 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070129 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070302 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070417 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070516 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100525 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130525 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |