JPS62129996A - 可変行励振を有するメモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 この発明は一般にバイポーラメモリセルに関するもので
あり、なかんずく行（ｊｏｗ）メモリセルの選択に使用
される、励振（ｓｗ　ｉ　ｎ　ｇ）電圧の低減回路に関
する。

〔発明の背景〕

メモリセルは情報をロー（ｌｏｗ）電流のスタンバイモ
ードの時蓄積され、ハイ　（ｈ　ｉ　ｇ　ｈ）電流モー
ドの時、書出しくｗｒｉｔｅ）或は読出しくｒ　ｅ　ａ
　ｄ）が許される。予め決めた数（所定数）のセルは、
複数の−Ｌ位、下位ワードラインの各々の間で行に配置
され、予め決めた他の数のセルは、複数のビットライン
間で列に配置される。換言すれば各セルは、ワードライ
ンとビットラインの組合せに一意的に結合されている。

行セルのＭ　）Ｒは上位ワードラインに電圧が増加した
時行われる。この行の特定セルはビットラインに結合し
ているセンス増幅器により読込（ｒｅａｄ）まれる。一
方のビットラインを流れる第１リード電流は直接センス
増幅器に流入する。他方のビットラインを流れる第２１
Ｊ−ド（読出し）電流はメモリセルの片側を通り上位ワ
ードラインに流入する。セルが書出される（ｗｒｉｔｅ
）場合第１リード電流はセルの方向に流れ、第２リード
電流はセンス増幅器の方向に流れる。

アクセス時間は、セルの被選択行の上位ワードラインの
電圧の必要立上り時間に関係する。この点はライト（書
込み）信号がセルに書込みするため、適当なビットライ
ンに電流が流入する前に成立していなければならない。

メモリはアレイ　（ａｒ　ｒ　ａ　ｙ　）内に多くのセ
ルが製造時組込まれているので、より大きな電流即ち高
い電力消費が必要となり、選択されない行を下方に保持
する。また、レジスタ・ロード・メモリのアクセス時間
は制限される。

普通のメモリ回路は行動振に、読出しと書き込みに同一
電圧を使って来た。これら周知の回路では、選択されて
いない行の電圧が高すぎると、ビットラインを通ってセ
ンス増幅器に電流が与えられ、被選択行に書込みが行え
ない。また、センス増幅器のスレッショールド（闇値）
が余りに低に設定されると、被選択セルはリード（書込
み）モードにて不注意に書込まれる。したがって、行動
振とセンス増幅器のスレッショールド（闇値）は、ライ
ト（書込み）モードの条件にあうよう設定しなければな
らない。

前々から周知のメモリ回路の１つでは、上部ワードライ
ンへの電流供給用ＮＰＮ　）ランジスタのベースへ結合
する。クランプ（ｃ　Ｉ　ａｍｐ）回路を使用して来た
。これにより上部ワードライン印加電圧のＲＣ上界時間
の最も遅い部分を消滅させる。

しかし、行の電圧上昇時間、即ち行へのアクセスタイム
はセルのＡＣ応答時間により制限され、もしこれが行過
ぎると、セルの状ｇ　（ｓ　ｔ　ａ　ｔ　ｅ）を切換る
原因となる。この制限は与えられたセルに対し、行動振
を低減することによってのみ改良出来る。また、出力の
グリッチ（ｇｌｉｔｃｈ：突然の異常）が発生する。そ
の理由は、出力の状態（ｓｔａｔｅ）が、メモリ・セル
の各サイドをセンス増幅器の闇値電圧と独立に比較して
決定されるからである。若し選択行が、選択されていな
い行より早すぎても遅すぎても、２行が選択されたり、
１行も選択されなかったりして、低（１ｏｗ）から低へ
、又は高（ｈｉｇｈ）から高への出力異常を発生させる
。更に、バイポーラメモリセルのアルファ粒子感度のな
かの１因子は、セルの行間移動による非安定状態（！ｌ
ｉ　ｔ　ａ　ｊ　ｅ）にある相対時間である。行動振電
圧が大きい程、セルは非安定化は甚しくなる。

したがって、アクセスタイムの低減、電力消費の低減、
妨害問題の低減、出力のグリッチの低減アルファ粒子感
度を低減するために、書込み（ｒｅａｄ）モードのメモ
リセルの行を選択するのに使用される電圧の励振を減少
する回路が必要である。

〔発明の要約〕

従って改良メモリ回路を与えるのがこの発明の目的であ
る。

アクセスタイムの減少した改良メモリ回路を与えるのが
、この発明の他の目的である。

電力消費を減少した改良メモリ回路を与えるのが、この
発明のさらに他の目的である。

メモリセル内の妨害問題を減少した改良メモリ回路を与
えるのが、この発明のやはり目的である。

出力のグリッチを減少する改良メモリ回路を与えるのが
、この発明の更に他の目的である。

アルファ粒子感度を低減する改良メモリ回路をＪ−ｊえ
るのがこの発明の他の目的である。

一つの形式で本発明の上述の目的及びその他の目的を達
成するために、改良メモリ回路は、第１電圧端子、第２
電圧端子、複数のワードライン、複数の電流ドレーンラ
イン、複数のビットライン、複数のメモリセルを具える
。複数のメモリセルは、行及び列のマトリックに配置さ
れ、そこでは行の各セルは、１個のワードラインと１個
の電流ドレーンラインとの間で結合し、列の各セルは１
対のビットラインの間で結合する。電流源は、そこから
電流を引き込むためのビットラインに結合される。デコ
ード回路は電流源とビットライン間で結合し、電流をイ
ネーブル化する。センス増幅器はビットラインに結合し
、各ビットラインの電流を５知する。トランジスタは、
第１電圧端子とワードラインの各々の間に結合され、行
デコード信号に応答する。第１．第２電圧端子間に結合
される電流ミラー回路は電流を設定する。クランプ回路
は、制御電極と電流ミラー回路に結合する。ライト（書
込み）イネーブル回路は電流ミラー回路とクランプ回路
に差動的に結合し、リード（ｒｅａｄ）モードの間、ワ
ードラインの電圧スイングを；ｔｉ１１限するため、ク
ランプ回路をイネーブル化する。

本発明の上述の目的及びその他の目的、特徴、利点は、
以下に述べる所と図面によりよく理解されるであろう。

〔発明の詳細な説明〕

第１図を参照するに、当業者によりよく知られているよ
うに、メモリセル３はビットライン４と５の間及びワー
ドライン６と電流ドレーンライン７の間に結合している
。当業者の知っているバイポーラメモリセルの変形は沢
山あるが、その何れも、本発明が使用可能である。

デコーダ回路８は、電流源回路９と、ビットライン４と
５の間に結合される。電流ドレーン回路１１は電流ドレ
ーンライン７に結合され、それから電流が引き込まれる
。ＮＰＮトランジスタ１２はエミッタをビットラインに
、結合させ、コレクタをセンス増幅器１３に接続させ、
ベースを書込み回路１５の出力１４に接続させる。ＮＰ
Ｎ　トランジスタ１６は、エミッタをビットライン１５
に結合させ、コレクタをセンス増幅器１３に接続させ、
ベースを書込み回路１５の出力１７に接続させる。

今述べた図の一部に破線で示す如く、単一のセンス増幅
器Ｉ３、書込み回路１５、電流源回路９、電流ドレーン
回路１１は、複数のメモリセル３．デコード回路８．ト
ランジスタ１２．１６に結合され、これらはアレイの行
セルを定めている。

ワードライン回路１０はワードライン６に電圧を供給し
、行デコード信号■。受信用入力端子１９にベースを接
続させ、コレクタを電圧供給端子２１に接続させ、エミ
ッタをワードライン６に接続させ、メモリセル３に電流
を供給するトランジスタ１８を具える。入力端子１９は
、抵抗２２を介して供給電圧端子２１に結合され、トラ
ンジスタ１８のバイアス電圧を設定する。上述の普通の
回路は、当業者によく知られている方法で機能する。

本発明の好ましい具体例に従うと、ＮＰＮトランジスタ
２３ば、書込みイネーブル信号ＷＥ′受信用端子２４に
ベース接続させ、コレクタを供給電圧端子２Ｉに接続さ
せ、エミッタをノード２５へ接続させる。ＮＰＮ　）ラ
ンジスタ２６は、ノード２５にエミッタを接続させ、ベ
ース及びコレクタをショットキ・ダイオード２７のカソ
ードに接続させる。そのダイオード２７のアノードは、
１〜ランジスタＩ８のベースに接続される。ＮＰＮ　）
ランジスタ２８は供給電圧端子２１にコレクタを接続さ
せ、エミッタをノード２５へ接続させ、ベースをショク
（・キ・ダイオード２９のカソードに接続させる。その
ダイオード２９のアノードは抵抗３１を介して供給型圧
電＃２１に結合される。電流電源のＮＰＮ　トランジス
タ３２はベースを電流電源バイアス電圧Ｖい受電に結合
させ、コレクタをトランジスタ２日のベースへ接続させ
、抵抗３４により供給電圧端子３３にエミッタを接続さ
せる。電流電源ＮＰＮ　）ランジスタ３５は、ベースを
電流電源バイアス電圧ＶＣ３受電に結合させ、コレクタ
をノード２５に接続させ、エミッタを、抵抗；３６を介
して供給電圧◇；；１子：３：（へ結合させる。

この回路は、リード　（シー５出し）モードの間は・ノ
ー１ξライン６の低電圧励振を行い、ライ＋−（＝込み
）モートの間は最大電圧励振を行う。リードモードの間
はライ１−イネーブル信号ＷＥ’はロー（ｌｏｗ）であ
り、トランジスタ２３はバイアスがオフになる。トラン
ジスタ２８は）代打Ｌ３１、ダイオード２９でバイアス
され、差動接続トランジスタ２６はトランジスタ１８の
ベース、したがってワードライン６を、正規のレベルよ
り低にクランプする。

ライト　（書込み）モードの間はライトイネーブル信号
ＷＥ’はハイ　（ｈ　ｉ　ｇｈ）で、トランジスタ３５
を介する電流はトランジスタ２６からトランジスタ２３
へ迂回させ、それによりワードライン６の電圧がハイ　
（ｈｉｇｈ）で励振が可能になる。これにより、メモリ
セル３に摂動（ｐｅｒｔｕｒｂａｔｉｏｎ）が生じ、メ
モリセル３のライト能力を増大させる結果になる。メモ
リセル３が：１″ｆ込まれると、ロー側（ｌｏｗ　　５
ｉｄｅ）はハイ１ｊｊｌｌ　（ｈ　ｉ　ｇｈ　　ｓ　ｉ
　ｄ　ｅ）よりより早く引き上げられる。

第２図を参照するに、書込み回路１５は電流電源トラン
ジスタ３８，３９，４０．４１．４２を具え、それらの
へ−スを電流電源バイアス電圧Ｖ。、に結合させ、エミ
ッタを抵抗４３．４４，４５゜４６．４７により供給電
圧端子３３に夫々結合させろ。トランジスタ４２のコレ
クタは、差動接続ｌ・ランジスタ４８．４９のエミッタ
に接続される。

ｌ−ランジスタ４８は、ベースを基準電圧Ｖ　Ｒ１受信
川に結合させ、コレクタを差動接続トランジスタ５１．
５２のエミッタに接続させる。トランジスタ５１は、ベ
ースを基準電圧ＶＲ２受信用に結合さセ、コレクタを抵
抗５３により供給電圧端子２１に結合させる。トランジ
スタ５２は、ベースをデータ入力信号Ｄ　Ｉ）Ｉ受信用
端子５４に結合させ、コレクタを抵抗５５を介して供給
電圧端子２Ｉへ結合させる。トランジスタ４９は、ベー
スをライトイネーブル信号Ｗ下受信用端子５６に結合さ
せ、コレクタをライトイネーブル信号ＷＥ’供給用端子
５７に接続させ、且つ抵抗５８を介して供給電圧端子２
Ｉに結合させる。

差動接続トランジスタ６１．６２及び差動接続トランジ
スタ６３．６４は、夫々それらのエミッタをトランジス
タ４１及び４２のコレクタに接続させる。トランジスタ
６１．６４は、それらのベースを基部電圧■Ｒ３受信用
に結合させ、それらのコレクタを供給電圧端子２１に接
続させる。トランジスタ６２は、ベースをトランジスタ
５１のコレクタに接続させ、コレクタを抵抗６５により
供給電圧端子２１へ接続させる。トランジスタ６３は、
ベースをトランジスタ５２のコレクタへ接続させ、コレ
クタを抵抗６６により供給電圧端子２１へ結合させる。

トランジスタ６７は、ベースヲトランジスタ６３のコレ
クタに接続させ、コレクタを供給電圧端子２１へ接続さ
せ、エミッタをトランジスタ３９のコレクタと出力１７
の両方へ接続させる。トランジスタ６８は、ベースをト
ランジスタ６２のコレクタへ接続させ、コレクタを供給
電圧端子２１へ接続させ、エミッタをトランジスタ３８
のコレクタと出力１＝１の両方へ接続させろ。

第２図に示すような書込み回路１５は、トランジスタ１
２．１６のベースにバイアスをかけ、ビットライン４．
５のリード・スレツショールＩ　（ＩＩ　ｆｆｆ　）を
設定する。このスレッショールド（閾値）はメモリセル
３の行の低下したハイレベルに整合するように設定され
、出力グリッチ消去のために選択行と非選択行間の中央
に設置しても差支えない。ライト（書込み）モートの間
では、出力１４又は１７の１つを、新しいハイレベルに
整合するように引き上げられる。信号Ｄ１．４の状態（
ｓｔａｔｅ）は、トランジスタ６２又は６３のベースが
バイアスされ、従って、出力１４又は１７がハイ（ｈ　
ｉ　ｇ　ｈ）になることを決定する。書込み可能の高（
ｈ　ｉ　ｇ　ｈ）信号ＷＥは、トランジスタ４９をオン
にバイアスし、トランジスタ４８をオフにバイアスする
。これは、出力１４及び１７を発４１−シ、ロー（ｌｏ
ｗ）状態を維持する。

小さな行動振を妨害するのに必要な時間は、よりｈｌ−
いアクセスタイムとなる。より大きな抵抗２２５よ、電
力消費を減少すると共に現在のアクセスタイＪ、を維持
するのに使用されよう。行励振電圧は、セルが行により
妨害され得ないセル電圧よりも低い値にすることが出来
る。行動振を残少すると、セルの安定度を改善し、その
ためアルファ粒子感度は城下する。

第３図を参照するに、ワード・ライン・プルアップ（ｐ
ｕｔｌ　　ｕｐ）回路１０の第２具体例が図示され、こ
こでは、１〜ランジスタロ９が、コレクタを電源端子２
１に接続させ、ベースを抵抗によりワード・ライン６に
結合させ、エミッタをワード・ライン６に接続させる。

トランジスタ７１は、コレクタを電源端子２１に接続さ
せ、ベースを抵抗７２により電Ｆｊ、端子２１に結合さ
せ、エミッタをトランジスタ６９のベースに接続させる
。

マルチエミッタトランジスタ７３は、コレクタとベース
をトランジスタ７１のベースに接続させ、１個又はそれ
以上のエミッタ（■乃至ｎ）を１個又はそれ以上の行デ
コード信号ＶＲＤ（１乃至ｎ）の受信用に結合させる。

トランジスタ７４は、コレクタを電６ｇ、端子２１に接
続させ、ベースを電源端子２１に抵抗７５によって結合
させ、エミッタを１〜ランジスタフ３のエミッタ（ｎ＋
１）に接続させる。電流源トランジスタ７６．７７は、
それらのベースを電流源電圧■。、受電用に結合させ、
それらのエミッタを夫々抵抗７８．７９により電源端子
３３に結合させ、それらのコレクタを夫々、差動接続ト
ランジスタ８１．８３、差動接続トランジスタ８３．８
４のエミッタに接続させる。トランジスタ８１．８３は
、それらのベースをバイアス電圧ｖＢｌｌ受電用に結合
させる。トランジスタ８２．８４は、それらのベースを
ライト（書込み）イネーブル信号ＷＥ受電用に結合させ
る。トランジスタ８１．８３のコレクタは、電源端子２
１に接続される。トランジスタ８４のコレクタは、トラ
ンジスタ７４のベースに接続され、トランジスタ８２の
コレクタは、トランジスタ７４のエミッタに接続される
。

第３図に示す実施例は、’Ｊ　　ｔ”　（ｒ　ｅ　ａ　
ｄ　：読出し）モードの間は、ワードライン６Ｑこ減少
した電圧励ｉ（ｓｗｉｎｇ）を与え、ライト（書込み）
モードの間は全（ｆｕｌｌ）電圧励振を与える。

ライ１−モードの間は、ライトイネーブル信号ＷＥ’は
ロー（ｌｏｗ）であり、トランジスタ８２．８４はバイ
アスオフとなる。トランジスタ８１，８３は、夫々電圧
Ｖｌｌｌ＋及びトランジスタ７６．７７を介する電流に
よりバイアスオンされる。トランジスタ７４はそれ故非
導通であり、トランジスタ７３のエミッタ、１−＋−１
から電流は流れない。選択された行はハイレベル一杯に
引き上げられる。

リード（続出し）モードの間ではライト　（書込み）イ
ネーブル信号ＷＥ′はハイで、トランジスタｓ１．ｓ３
を介する電流が、トランジスタ８２．８４へ方向転換さ
せる。従って、トランジスタ７３．７４の両方からの電
流はトランジスタ８２を流れ、選択した行の電圧を、よ
り低いレベルにクランプさせる。

第４図を参照するに、第２実施例の書込み回路Ｉ５は、
電流源トランジスタ８６．８７を具え、それらのベース
を電流源電圧Ｖ　ｃｓ用に結合させ、それらのエミッタ
を、夫々抵抗８８．８９により電源端子に結合させる。

トランジスタ８７のコレクタは、差動接続トランジスタ
９０．９１のエミッタに接続される。トランジスタ９０
は、ベースをバイアス電圧■。受電用に結合させ、コレ
クタを、抵抗により電源端子２１に結合させる。トラン
ジスタ９１は、ベースを入力信号ＤＩＮを受信用に結合
させ、コレクタを抵抗９３により電源端子に結合させる
。エミッタ・フォロワー・トランジスタ９４は、ベース
をトランジスタ９０のコレクタに接続させ、コレクタを
電源端子２１に接続させ、エミッタを、ダイオード接続
トランジスタ９５のベース及びコレクタに接続させる。

エミッタ・フォロワー・トランジスタ９６は、ベースを
トランジスタ９１のコレクタに接続させ、コレクタを電
Ｓ端子２１に接続させ、エミッタを、ダイオード接続ト
ランジスタ９７のベース及びコレクタに接続させる。ト
ランジスタ９５．９７のエミッタは、それらのエミッタ
を夫々トランジスタ９８．９９のベースに接続させる。

トランジスタ９８．９９は、トランジスタ１０１に差動
的に接続され、そのエミッタは、トランジスタ８６のコ
レクタに接続される。トランジスタ１０１は、ベースを
ライト（書込み）イネーブル信号受信用に結合させ、コ
レクタをトランジスタ１０２，１０３のエミッタに接続
させる。トランジスタ９８．９９のコレクタは、夫々ノ
ード１０４，１０５に接続される。ノード１０４．１０
５は、夫々抵抗１０６．１０７により電源端子２１に結
合させる。

エミッタ・フォロワー・トランジスタ１０８は、コレク
タを電源端子２１に接続させ、ベースをノード１０５に
接続させ、エミッタを抵抗１０９により出力１７に結合
させる。ダーリントン・トランジスタ１１１は、コレク
タを電源端子２１に接続させ、ベースをトランジスタ１
．０８のエミッタに接続させ、エミッタを出力１７に接
続させる。

エミッタ・フォロワー・トランジスタ１１２は、コレク
タを電′１ｇ、端子２１に接続させ、ベースをノード１
０４に接続させ、エミッタを抵抗１１３により出力１４
に結合させる。ダーリントン・トランジスタ１１４は、
コレクタを電源端子２１に接続すせ、ベースをトランジ
スタ１１２のエミッタに接続させ、エミッタを出力１４
に接続させる。

ライト（書込み）回路１５は第４図に示す如く、トラン
ジスタ１２．１６のベースをバイアスすることにより、
ビットライン４，５のリード（ｒｅａｄ）スレッショー
ルド（闇値）を設定する。このスレッショールドは、メ
モリセル３の行の低下したハイレベルに整合するように
セットされ、出力グリッチを消去するため選択行と非選
択行の中心に置かれる。ライトモードの間は、出力１４
又は１７の１つは、新ハイレベルに整合するように引き
上げられる。信号り＋ｓの状態はトランジスタ９８又は
９９のベースの何れかがバイアスを受け、したがって出
力１４又は１７の何れかがハイであることが決まる。ハ
イライト（書込み）イネーブル信号ＷＥは、トランジス
タ１０１をバイアスオンして、トランジスタ９８．９９
をバイアスオフにする。この結果、出力１４と１７はロ
ー・ステイトに維持される。

より小さい行動振を通過させるのに必要な時間は、アク
セス・タイムがより速（なる結果をもたらす。抵抗７２
をより大きくして、電力消費を残少して現在のアクセス
タイムを維持するように使用してもよい。行動振は、セ
ル電圧以下の値に減少可能であり、その場合に、セルは
、行により妨害されることが不可能である。減少した行
動振は、セルの安定度を改善し、従って、アルファ粒子
に対する感度を低下させる。

以上、可変行電圧励振を有し、アクセスタイム、消費電
力、妨害問題、出力のグリッチ、アルファ粒子感度の総
てを減少させるための可変行動振メモリセルが提供され
たとを理解すべきであろう。

【図面の簡単な説明】

第１図は、本発明の好ましい実施例の部分ブロック図及
び概略図を示す。 第２図は、第１図のライト（書込み）回路の構成を示す
。 第３図は、本発明の第２の実施例の一部ブロック図及び
概略図を示す。 第４図は、第３図のライト回路の構成を示す。

Claims (1)

1. 【特許請求の範囲】 １、リードモードとライトモードを有し、第１電圧端子
   と第２電圧端子を含むメモリ回路にして、ワードライン
   、電流ドレーンライン、第１ビットライン、第２ビット
   ライン、を具え、 前記ワードラインと前記電流ドレーンライン間に結合さ
   れ、かつ前記第１ビットラインと第２ビットライン間に
   結合されるメモリセル、 前記第１電圧端子と前記第１ワードライン間に結合され
   、前記リードモードの間、前記第１ワードラインに小さ
   い電圧を選択的に印加し、前記ライトモードの間、前記
   第１ワードラインに大きな電圧を選択的に印加する第１
   手段、 前記電流ドレーンラインと前記第２電圧端子間に結合さ
   れ、前記電流ドレーンラインからの電流を引込む第２手
   段、 前記第１、第２ビットラインに結合され、前記第１、第
   ２ビットラインからの電流を感知する第３手段、 前記第２電圧端子と、前記第１、第２の両ビットライン
   との間に結合され、前記第１、第２ビットラインを介し
   て電流を引き込む第４手段、前記第１、第２の両ビット
   ラインと前記第４手段との間に結合され、前記第１、第
   ２ビットラインを介する電流を可能にする第５手段、 を具備するメモリセル。 ２、前記第１手段は、 前記電圧端子と前記ワードライン間に結合され、制御電
   極を選択信号受信用に結合させた第１トランジスタ、 前記第１、第２電圧端子間に結合され、ミラー電流を設
   定する第６手段、 前記制御電極と、前記ミラー電流を供給する前記第６手
   段との間に結合され、前記第１トランジスタの前記制御
   電極から流れるようにする第７手段、 を具える前記特許請求の範囲第１項記載のメモリセル。 ３、前記第１手段は、更に、 前記第６手段に結合され、前記第７手段を可能にする第
   ８手段、 を具える前記特許請求の範囲第２項記載のメモリセル。