PL169823B1 - Sposób wytwarzania ukladów scalonych PL - Google Patents
Sposób wytwarzania ukladów scalonych PLInfo
- Publication number
- PL169823B1 PL169823B1 PL92308140A PL30814092A PL169823B1 PL 169823 B1 PL169823 B1 PL 169823B1 PL 92308140 A PL92308140 A PL 92308140A PL 30814092 A PL30814092 A PL 30814092A PL 169823 B1 PL169823 B1 PL 169823B1
- Authority
- PL
- Poland
- Prior art keywords
- integrated circuit
- semiconductor structures
- edges
- integrated circuits
- wafer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06551—Conductive connections on the side of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06579—TAB carriers; beam leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06589—Thermal management, e.g. cooling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00013—Fully indexed content
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dicing (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
1. Sposób wytwarzania ukladów scalonych, w którym wytwarza sie plytke pólprzewodnikowa majaca powierzchnie czynna i równolegla do niej druga powie- rzchnie, umieszczona przeciwlegle wzgledem tej powie- rzchni czynnej, nastepnie wytwarza sie struktury pólprzewodnikowe ukladu scalonego na powierzchni czynnej plytki pólprzewodnikowej, a w kazdej ze stru - ktur pólprzewodnikowych wprowadza sie wkladki, zna- m ienny tym, ze przymocowuje sie pierwsza izolacyjna nakladke (26, 126) do stru k tu r pólprzewodnikowych (2 2 , 122) ukladu scalonego n a powierzchni czynnej (24, 124) plytki pólprzewodnikowej (20, 120), oddziela sie struktury pólprzewodnikowe (22, 122) ukladu scalone- go wzajemnie od siebie i okresla sie ich brzegi, przy czym struktury pólprzewodnikowe (22, 122) pozostawia sie przymocowane do izolacyjnej nakladki (26, 126), naste- pnie brzegi i w spom niana druga powierzchnie stru k tu r pólprzewodnikowych (22, 122) ukladu scalonego po- krywa sie ochronna w arstw a uszczelniajaca (44, 53) i segmentuje sie plytke (20, 120) wraz z ochronna war- stwa uszczelniajaca (44, 53) oraz nakladka izolacyjna (26, 126) przymocowana do niej, przez co okresla sie wstepnie upakowane uklady scalone. 2. Sposób wedlug zastrz. 1. znam ienny tym . ze podczas segmentowania odslania sie powierzchnie (51, 52) przekroju poprzecznego wkladek (34). FIG. 2 FIG. 1 ( 5 4 ) Sposób wytwarzania ukladów scalonych PL
Description
Przedmiotem wynalazku jest sposób wytwarzania układów scalonych.
Zasadniczy etap wytwarzania wszystkich układów scalonych jest znany jako upakowywanie i obejmuje mechaniczne i środowiskowe zabezpieczanie mikroukładu krzemowego, który znajduje się wewnątrz układu scalonego, jak również wzajemne łączenie elektryczne określonych punktów na krzemowym mikroukładzie z zewnętrznymi zaciskami elektrycznymi.
Obecnie stosuje się trzy zasadnicze technologie upakowywania półprzewodników: połączenie przewodowe, automatyczne połączenie taśmowe (ang. skr. TAB) i mikroukład dwustronny.
Połączenie przewodowe wykorzystuje energię cieplną i ultradźwiękową do zgrzewania złotych przewodów połączeniowych między polami stykowymi na mikroukładzie i stykami na pakiecie.
Automatyczne połączenie taśmowe wykorzystuje taśmę z folii miedzianej zamiast przewodu połączeniowego. Taśma z folii miedzianej jest skonfigurowana dla każdej oddzielnej struktury półprzewodnikowej i połączenia pakietów oraz zawiera wzór miedzianych ścieżek dopasowanych do niego. Pojedyncze przewody mogą być połączone indywidualnie albo grupowo z różnymi polami stykowymi na mikroukładzie.
Mikroukłady dwustronne są strukturami półprzewodnikowymi układów scalonych, które mają punkty lutownicze wykonane na wierzchołku pól stykowych, dzięki czemu struktura półprzewodnikowa jest układem lustrzanym po stronie dolnej i jest bezpośrednio lutowana do
169 823 podłoża. Połączenia przewodowe nie są konieczne, co pozwala uzyskać znaczne oszczędności przestrzeni upakowywania.
Powyższe technologie mają pewne ograniczenia. Zarówno połączenia przewodowe jak i połączenia taśmowe, są podatne na tworzenie nieprawidłowych układów połączeń i narażają strukturę półprzewodnikową na działanie względnie wysokich temperatur i nacisków mechanicznych. Technologie połączenia przewodowego i taśmowego są niekorzystne biorąc pod uwagę rozmiary pakietu, i powodują wytwarzanie układów scalonych o stosunku powierzchni struktury półprzewodnikowej i pakietu od około 10% do 60%.
Mikroukład dwustronny nie zapewnia upakowywania, ale połączenia wzajemne. Połączenia te powodują problemy związane z jednolitością punktów lutowniczych oraz niedopasowaniem wynikającym z rozszerzania cieplnego, które ogranicza wykorzystanie dostępnych typów podłoża do krzemu, albo materiałów o charakterystykach rozszerzalności cieplnej podobnych do krzemu.
Innym znanym sposobem wytwarzania układów scalonych jest wytwarzanie tych urządzeń na płytkach półprzewodnikowych. Na przykład w niemieckim opisie patentowym nr 1 591 105 opisano sposób wytwarzania wielu układów scalonych na aktywnej powierzchni warstwowej płytki. W opisie zgłoszenia patentowego PCT nr WO/8502283 opisano moduł matrycowy z wielowarstwowymi mikroukładami półprzewodnikowymi, umieszczonymi na płaszczyźnie ogniskowej oraz cienkowarstwowy układ na powierzchni tylnej, z wytrawionymi płaszczyznami i pokryty materiałem izolacyjnym. Rozwiązanie według zgłoszenia PCT różnie się od rozwiązania wspomnianego niemieckiego patentu tym, że materiał izolacyjny pokrywa całą skrajną płaszczyznę ogniskową wielowarstwowych mikroukładów, z wyjątkiem punktów kontaktowych na tej płaszczyźnie.
W europejskim opisie patentowym nr 211 609 przedstawiono kapsułkowe urządzenia półprzewodnikowe, które są utworzone przez zamontowanie płytki półprzewodnikowej na monolitycznym cienkim podłożu obojętnym, przy czym tworzy się urządzenia rozstawione na płytce półprzewodnikowej. Rozwiązanie to różni się od wcześniejszych technik tym, że zastosowany został materiał pasywacyjny do pokrycia urządzeń.
W opisie patentowym USA nr 4 794 092 przedstawiono układ scalony utworzony na płytce półprzewodnikowej, w której części domieszkowane są elektrycznie odizolowane od części brzegowych za pomocą formowania rowków w płytce półprzewodnikowej, domieszkowania powierzchni płytki półprzewodnikowej i osadzania w rowkach materiału izolacyjnego. Ten sposób różni się od innych znanych sposobów tym, że na czołowej powierzchni płytki półprzewodnikowej uformowanych jest wiele przewodzących wyprowadzeń.
Wadą wspomnianych znanych urządzeń utworzonych na płytce jest to, że gdziekolwiek występuje odkryta sekcja przewodzącego pola, nie jest to część warstw metalowych, które zostały osadzone na płytce krzemowej i które określają sposób funkcjonowania półprzewodnika, lecz część pomocniczych połączeń do nich dołączonych. Między innymi, podwyższa to koszty wytwarzania.
Sposób według wynalazku stosowany jest do wytwarzania układów scalonych, w którym wytwarza się płytkę półprzewodnikową mającą powierzchnię czynną, i równoległą do niej drugą powierzchnię, umieszczoną przeciwległe względem tej powierzchni czynnej. Następnie wytwarza się struktury półprzewodnikowe układu scalonego na powierzchni czynnej płytki półprzewodnikowej, a w każdej ze struktur półprzewodnikowych wprowadza się wkładki. Sposób tego rodzaju charakteryzuje się tym, że przymocowuje się pierwszą izolacyjną nakładkę do struktur półprzewodnikowych układu scalonego na powierzchni czynnej płytki półprzewodnikowej, oddziela się struktury półprzewodnikowe układu scalonego wzajemnie od siebie i określa się ich brzegi. Struktury półprzewodnikowe pozostawia się przymocowane do izolacyjnej nakładki. Następnie, brzegi i wspomnianą drugą powierzchnię struktur półprzewodnikowych układu scalonego pokrywa się ochronną warstwą uszczelniającą i segmentuje się płytkę wraz z ochronną warstwą uszczelniającą oraz nakładką izolacyjną przymocowaną do niej, przez co określa się wstępnie upakowane układy scalone.
Podczas segmentowania odsłania się powierzchnie przekroju poprzecznego wkładek. W korzystnym rozwiązaniu według wynalazku wykonuje się warstwę przewodzącą na brzegach
169 823 układów scalonych, uformowanych za pomocą segmentowania oraz separuje się elektrycznie część warstwy przewodzącej, połączonej z jedną z odseparowanych wkładek. Warstwę izolacyjną umieszcza się wzdłuż segmentowanych brzegów układów scalonych przed zaopatrzeniem w warstwę przewodzącą. Podczas wykonywania warstwy przewodzącej formuje się przewodzącą powłokę również na niebrzegowych częściach układu scalonego. Segmentowanie płytki przeprowadza się w miejscach, w których podłoże krzemowe nie jest odsłonięte jako segmentowane brzegi wynikowych układów scalonych.
Płytki półprzewodnikowe z układami scalonymi łączy się korzystnie w układ stosu i wytwarza się wielowarstwowy układ scalony.
W korzystnym rozwiązaniu według wynalazku, elektryczne styki układu scalonego poddaje się obróbce antykorozyjnej, łącznie z odsłoniętymi brzegami wkładek.
Sposób wytwarzania układów scalonych według wynalazku, w odmiennym korzystnym rozwiązaniu charakteryzuje się tym, że przymocowuje się pierwszą izolacyjną nakładkę do struktur półprzewodnikowych układu scalonego na powierzchni czynnej płytki półprzewodnikowej, oddziela się struktury półprzewodnikowe układu scalonego wzajemnie od siebie i określa się ich brzegi, przy czym struktury półprzewodnikowe pozostawia się przymocowane do izolacyjnej nakładki, następnie brzegi struktur półprzewodnikowych układu scalonego pokrywa się ochronną warstwą uszczelniającą, przymocowuje się drugą izolacyjną nakładkę do struktur półprzewodnikowych układu scalonego na wspomnianej drugiej powierzchni płytki półprzewodnikowej. Następnie segmentuje się płytkę wraz z ochronną warstwą uszczelniającą oraz nakładkami izolacyjnymi do niej przymocowanymi, przez co określa się wstępnie upakowane układy scalone.
Podczas segmentowania odsłania się powierzchnie przekroju poprzecznego wkładek. Korzystnie, wykonuje się warstwę przewodzącą na brzegach układów scalonych, uformowanych za pomocą segmentowania oraz separuje się elektrycznie część warstwy przewodzącej, połączonej z jedną z odseparowanych wkładek. Warstwę izolacyjną umieszcza się wzdłuż segmentowanych brzegów układów scalonych przed zaopatrzeniem w warstwę przewodzącą. Podczas wykonywania warstwy przewodzącej formuje się przewodzącą powłokę również na niebrzegowych częściach układu scalonego. Segmentowanie przeprowadza się w miejscach, w których podłoże krzemowe nie jest odsłonięte jako segmentowane brzegi wynikowych układów scalonych. Wiele płytek półprzewodnikowych z układami scalonymi łączy się w układ stosu i wytwarza się wielowarstwowy układ scalony. Elektryczne styki układu scalonego poddaje się obróbce antykorozyjnej, łącznie z odsłoniętymi brzegami wkładek. Następnie separuje się struktury półprzewodnikowe układu scalonego wzajemnie od siebie i określa się wiele układów scalonych.
Sposób wytwarzania układów scalonych według wynalazku, w kolejnym odmiennym korzystnym rozwiązaniu charakteryzuje się tym, że wkładki poddaje się obróbce antykorozyjnej przez chromianowanie.
Rozwiązanie według wynalazku objaśnione zostanie bliżej w przykładach wykonania na rysunku, na którym fig. 1 przedstawia w uproszczeniu układ scalony według wynalazku, fig. 2 - ilustrację etapu nakładania ochronnej warstwy upakowującej na płytkę zawierającą wiele struktur półprzewodnikowych układów scalonych, fig. 3 - uproszczoną ilustrację etapu trasowania płytki dla określenia indywidualnych struktur półprzewodnikowych, następującego po nałożeniu ochronnej warstwy upakowującej na płytkę, figury 4A, 4B, 4C, 4D i 4 E są fragmentarycznymi ilustracjami różnych etapów sposobu wytwarzania układów scalonych według wynalazku, fig. 5 przedstawia częściowo rozcięty układ scalony wytwarzany przez segmentowanie płytki z fig. 4E, fig. 6 - indywidualną strukturę półprzewodnikową upakowaną wstępnie po segmentowaniu, fig. 7 - strukturę półprzewodnikową z fig. 6 po rozmieszczeniu powłoki przewodzącej i podczas litografii fotorezystancyjnej, fig. 8 - alternatywną konfigurację pakietu układu scalonego przystosowanego, zwłaszcza do montażu pionowego, fig. 9 - strukturę półprzewodnikową układu scalonego mającą izolację podłoża, fig. 10 - wielostrukturowy układ scalony wykonany zgodnie ze sposobem według wynalazku, figury 11 A, 11B, 11C, 11D, 11E, 11F, 11G, 11H, 11I, 11J, 11K, 11L i 11M są fragmentarycznymi ilustracjami różnych etapów wytwarzania układów scalonych zgodnie ze sposobem według wynalazku, a figury 12A i 12B
169 823 przedstawiają uproszczony schemat blokowy urządzenia do przeprowadzania sposobu według wynalazku.
Na fig. 1 przedstawiono układ scalony wykonany zgodnie ze sposobem według wynalazku. Zawiera on względnie cienki i zwarty, środowiskowo zabezpieczony i mechanicznie wzmocniony pakiet układu scalonego 10, mający wiele styków elektrycznych 12 rozmieszczonych wzdłuż jego powierzchni brzegowych 14. Zgodnie z przykładem wykonania wynalazku, styki 12 sięgają poza powierzchnie brzegowe do powierzchni planarnych 16 pakietu. Taki układ styków pozwala na powierzchniowy oraz brzegowy montaż pakietu 10 na płycie układu. Korzystnie pakiet układu scalonego 10 zawiera integralnie utworzoną płaszczyznę uziemioną (nie pokazaną), jak również uziemione styki płaskie 18.
Pakiet układu scalonego 10 zawiera także jedno albo więcej termicznych pól stykowych 19, utworzonych na jednej albo obu powierzchniach planarnych 16. Zastosowanie takich termicznych pól stykowych nie jest koniecznością.
Jak przedstawiono na fig. 2 i fig. 4A, półprzewodnikowa płytka 20 korzystnie krzemowa, ma wiele gotowych struktur półprzewodnikowych 22, utworzonych na niej za pomocą konwencjonalnych technik. Jest ona łączona na swojej czynnej powierzchni 24 z nakładką izolacyjną 26 poprzez warstwę 28 epoksydu. Nakładka izolacyjna 26 zwykle zawiera szkło, aluminium, tlenek berylowy, szafir albo inne odpowiednie podłoże.
Nakładka izolacyjna 26 jest korzystnie przezroczysta dla promieniowania o widmie użytecznym, dla osiowania optycznego albo za pomocą podczerwieni.
Należy zauważyć, że pewne etapy konwencjonalnego wytwarzania krzemowej płytki 20 mogą być wyeliminowane, jeśli płytka jest poddawana obróbce zgodnie z wynalazkiem. Etapy te zawierają wykonywanie otworów przelotowych w warstwach pasywacyjnych powyższych pól, szlifowanie tylnej strony płytki i powlekanie tylnej strony płytki metalem.
Krzemowa płytka 20 jest wyposażona w integralną uziemioną płaszczyznę za pomocą konwencjonalnych technik litografii w dowolnym położeniu. Ewentualnie, przed etapem łączenia przedstawionym na fig. 4A, płaszczyzna uziemiona jest umieszczona i skonfigurowana za pomocą konwencjonalnych technik ponad powierzchnią czynną 24, tak, by płaszczyzna uziemiona leżała między powierzchnią czynną 24 i warstwą epoksydową 28.
Po opisanym etapie łączenia, krzemowa płytka 20 jest korzystnie ścierana do ograniczonej grubości, zwykle 200 mikronów, jak pokazano na fig. 4B. To ograniczenie grubości płytki jest możliwe dzięki dodatkowej odporności mechanicznej, uzyskanej przez połączenie jej z nakładką izolacyjną 26.
Po redukcji grubości krzemowej płytki 20, co nie zawsze jest wymagane, płytka jest trasowana wzdłuż swojej tylnej powierzchni na długość określonych linii cięcia, które oddzielają poszczególne struktury półprzewodnikowe. Wytrasowane kanały 30 mają odpowiednią grubość dla ograniczenia grubości płytki pod nimi, zwykle do 100 mikronów. Wytrasowana płytka jest pokazana na fig. 3 i fig. 4C rysunku.
Wytrasowana płytkajest następnie wytrawiana w konwencjonalnym roztworze trawiącym krzem, takim jak mieszanina 24% wodorotlenku potasu (KOH), 63% wody i 13% izopropanolu, tak by wytrawić krzem do polowej warstwy tlenkowej, jak pokazano na fig. 4D, a dokładniej na fig. 5.
Jak przedstawiono na fig. 5, płytka zawiera przynajmniej jedną warstwę izolacyjną, obejmującą połową warstwę tlenkową 32 oraz metalowe pola stanowiące wkładki 34. Nad metalem jest umieszczona warstwa izolacyjna 36, nad którą znajdują się płaszczyzna uziemiona 38.
W rezultacie wytrawiania krzemu uzyskuje się wiele oddzielnych struktur półprzewodnikowych 40, z których każda zawiera warstwę krzemu 39 o grubości około 100 mikronów.
Po wytrawieniu krzemu, łączy się drugą izolacyjną warstwę upakowującą 42 ponad strukturami półprzewodnikowymi 4, po stronie przeciwnej do nakładki izolacyjnej 26, stanowiącej pierwszą izolacyjną warstwę upakowującą. Ochronna warstwa uszczelniająca44 epoksydu leży między strukturami półprzewodnikowymi 40 i drugą warstwą izolacyjną 42, a epoksyd wypełnia również przestrzenie między strukturami półprzewodnikowymi 40.
169 823
Jak pokazano na fig. 4E, przemienne warstwy struktur półprzewodnikowych 40 oraz pierwsza i druga izolacyjna warstwa upakowująca 26 i 42 są następnie segmentowane wzdłuż linii 50, leżących wzdłuż przestrzeni między przyległymi strukturami półprzewodnikowymi 40, dla określenia wielu wstępnie upakowanych układów scalonych. Szczególną cechą wynalazku jest to, że linie 50 są prowadzone tak, by brzegi segmentowanych mikroukładów były odda-lone od zewnętrznej części warstwy krzemu 39 przynajmniej na odległość d, jak pokazano na fig. 4E i 5.
Szczególną cecha wynalazku jest to, że segmentowanie warstw z fig. 4E wzdłuż linii 50 odkrywa krawędzie licznych metalowych wkładek 34 na płytce 20, które to krawędzie wkładek po takim odsłonięciu określają powierzchnie stykowe 51 struktur półprzewodnikowych 40. Segmentowanie warstw z fig. 4e również odsłania części brzegowe płaszczyzny uziemionej 38, które stanowią powierzchnie stykowe 52 płaszczyzny uziemionej.
Na fig. 6 zilustrowano indywidualną wstępnie upakowaną strukturę półprzewodnikową po segmentowaniu. Inaczej niż odsłonięte powierzchnie stykowe 51 i 52, cały układ scalony jest zewnętrznie izolowany ochronną warstwą uszczelniającą 53 epoksydu między izolującymi warstwami upakowującymi 26 i 42, które ograniczają pakiet układu scalonego.
Zgodnie ze sposobem według wynalazku, cała struktura półprzewodnikowa, albojej część, lub przynajmniej jej brzegi, są powlekane powłoką przewodzącą, korzystnie z aluminium, na przykład przez naparowywanie próżniowe. Przy użyciu typowych technik litografii fotorezystancyjnej, selektywnie wytrawia się tę powłokę przewodzącą, jak pokazano na fig. 7, dla uzyskania wzajemnie elektrycznie odizolowanych pasków przewodzących 62, przy czym każdy z nich połączony jest elektrycznie z inną powierzchnią stykową 51 albo 52. Termiczne pola stykowe 19 określone są również w tym etapie.
Warstwy przewodzące są korzystnie powlekane niklem albo złotem i/albo lutowane za pomocą konwencjonalnych technik. Na fig. 8 przedstawiono alternatywne rozwiązanie, w którym wszystkie paski stykowe znajdują się przynajmniej na jednym brzegu 70, który to brzeg może być następnie powierzchniowo montowany na drukowanej płycie układu, dla uzyskania pionowego mocowania układu scalonego. Przedstawiony przykład układu scalonego ma przewodzące ścieżki 72 łączące pojedyncze powierzchnie stykowe 51 na różnych brzegach układu i paski stykowe 74 na brzegu 70. Takie ścieżki mogą być formowane na jednej albo obu planarnych powierzchniach pakietu układu scalonego.
Jak pokazano na fig. 9, izolację podłoża części struktury półprzewodnikowej układu scalonego uzyskuje się łatwo przez dodanie dodatkowych linii trasowanych i ich wytrawienie jak pokazano na fig. 4C i 4D, ale w danych granicach struktury półprzewodnikowej, a nie wzdłuż tych granic. Po trasowaniu i wytrawianiu, odstęp między przyległymi częściami 76 podłoża krzemowego jest wypełniany warstwą epoksydu 78.
Na fig. 10 przedstawiono wielostrukturowy pakiet układu scalonego 100. W odróżnieniu od przykładu objaśnionego na figurach 1- 9, w którym pakiet zawiera tylko pojedynczą strukturę półprzewodnikową, przykład z fig. 10 zawiera wiele struktur półprzewodnikowych 102, korzystnie umieszczonych w upakowanym układzie. Każda ze struktur półprzewodnikowych 102 może mieć identyczny albo różny układ. Struktury półprzewodnikowe mogą być umieszczone jedna na drugiej i wzajemnie izolowane.
Wielostrukturowy pakiet układu scalonego 100 jest względnie cienki i zwarty, środowiskowo zabezpieczony i mechanicznie wzmocniony oraz ma wiele styków elektrycznych 112, rozmieszczonych wzdłuż powierzchni brzegowych 114. Styki 112 obejmują powierzchnie brzegowe i sięgają do powierzchni planarnych 116 pakietu. Taki układ styków umożliwia zarówno płaskie montowanie powierzchniowe jak i montowanie brzegowe pakietu 100 na płycie układu. Pakiet układu scalonego 100 może zawierać jedną albo więcej integralnie wykonanych powierzchni uziemionych (nie pokazanych) oraz styki 118 powierzchni uziemionej. Dodatkowo, jedna albo więcej określonych struktur półprzewodnikowych takich jak na przykład układ scalony do określonych zastosowań ASIC (application-specific integratcd circuit) może być umieszczonych między upakowanymi układami scalonymi, dla uzyskania złożonych funkcji łączenia.
169 823
Pakiet układu scalonego 100 może również zawierać jedno albo więcej termicznych pól stykowych 119 utworzonych na jednej albo obu powierzchniach planarnych 116. Zastosowanie takich termicznych pól stykowych 119 nie jest konieczne.
Figury 11 A, 11B, 11C, 11D, 11E, 11F, 11G, 11H, 11I, 11J, 11K, 11L i 11M są fragmentarycznymi ilustracjami różnych stanów wytwarzania wielostrukturowego układu scalonego zgodnie ze sposobem według wynalazku.
Podobnie jak w etapach przedstawionych na figurach 4A - 4D, w przykładzie z figur 1 9 oraz jak pokazano na fig. 11 A, kompletna płytka krzemowa 120 mająca wiele struktur półprzewodnikowych 122, utworzonych na niej za pomocą konwencjonalnych technik, jest łączona swoją powierzchnią czynną 124 do nakładania izolacyjnej 126 przez warstwę epoksydu 128. Nakładka izolacyjna 126 zwykle zawiera szkło, aluminium, beryl, szafir albo inne odpowiednie podłoże.
Kompletna płytka krzemowa 120 jest uformowana z integralną płaszczyzną, uziemioną za pomocą konwencjonalnych technik w dowolnym na niej położeniu. Ewentualnie, przed etapem łączenia przedstawionym na fig. 11 A, uziemiona płytka może być umieszczona i skonfigurowana za pomocą konwencjonalnych technik na powierzchni czynnej 124 tak, by uziemiona płaszczyzna leżała między powierzchnią czynną 124 i warstwą epoksydową 128.
Po etapie łączenia płytka krzemowa jest ścierana dla zmniejszenia grubości, zwykle do 200 mikronów, jak pokazano na fig. 11B. Po zredukowaniu grubości płytki, co niejest konieczne, płytka jest trasowana na tylnej powierzchni wzdłuż określonych linii cięcia, które oddzielają pojedyncze struktury półprzewodnikowe. Wytrasowane kanały 130 są wystarczająco głębokie dla ograniczenia grubości płytki pod nimi, zwykle do 100 mikronów. Wytrasowaną płytkę przedstawiono na fig. 11C.
Wytrasowana płytka jest następnie wytrawiana w konwencjonalnym roztworze trawiącym krzem, dla wytrawienia krzemu do polowej warstwy tlenkowej, jak pokazano na fig. 11D.
W tym stanie, każda struktura półprzewodnikowa jest skonfigurowana korzystnie w sposób pokazany na fig. 5, jak to już opisano.
Podczas wytwarzania wielostrukturowego układu scalonego, zamiast łączenia i segmentowania płytki po etapie z fig. 4D, jak w przykładzie z fig. 1 - 9, dodatkową płytkę 150 łączy się ponad wytrasowanymi i wytrawionymi strukturami półprzewodnikowymi 122, jak pokazano na fig. 11E, przy czym epoksyd 152 wypełnia odstępy między podłożami krzemowymi przyległych struktur półprzewodnikowych 122 i zapewnia w ten sposób ich dodatkową izolację oprócz izolacji zapewnianej przez tlenkową warstwę pasywacyjną na każdej strukturze półprzewodnikowej.
Po etapie scalania z fig. 11E, grubość płytki 150 jest redukowana, jak pokazano na fig. 11F i płytka 150 jest trasowana, a następnie trawiona, jak pokazano na figurach 11G i 11H odpowiednio i jak już opisano w odniesieniu do figur 4B - 4D.
Po etapie trawienia z fig. 11H, dodatkowa płytka 160 jest łączona nad wytrasowaną i wytrawioną płytką 150, jak pokazano na fig. 11I, przy czym warstwa epoksydu 162 użytego do łączenia, wypełnia odstępy między podłożami krzemowymi przyległych struktur półprzewodnikowych 163 na płytce 150, zapewniając w ten sposób ich izolację.
Po etapie łączenia z fig. 111, grubość płytki 160 jest redukowana, jak pokazano na fig. 11J i płytka 160 jest trasowana, a następnie trawiona, jak pokazano na figurach 11K i 11L odpowiednio i jak to opisano w odniesieniu do figur 4B - 4D. Proces ten jest powtarzany, płytka po płytce, aż do połączenia odpowiedniej liczby płytek.
Po wytrawieniu ostatniej płytki, przyłącza się do niej drugą izolującą warstwę upakowującą 170, jak pokazano na fig. 11M. Warstwa epoksydu 172 leży między strukturami półprzewodnikowymi 174 na ostatniej płytce i warstwie upakowującej 170, a epoksyd wypełnia także odstępy między strukturami 174.
Jak to już opisano w odniesieniu do fig. 4E, warstwy wielu płytek i pierwszych i drugich izolujących warstw upakowujących 126 i 170 są następnie segmentowane wzdłuż linii leżących wzdłuż odstępów między przyległymi strukturami na każdej płytce, dla określenia wielu wstępnie upakowanych układów scalonych.
169 823
Szczególną cechą wynalazku jest to, że cięcie warstw, co przedstawiono na fig. 4E i 11M odsłania brzegi wielu pól stykowych na płytkach, przy czym brzegi pól po odsłonięciu tworzą powierzchnie stykowe. Te powierzchnie stykowe są poddawane obróbce antykorozyjnej. Segmentowanie warstw przedstawione na fig. 11M również odsłania części brzegowe płaszczyzny uziemionej, dla określenia powierzchni stykowych uziemionej płytki, które także są poddawane obróbce antykorozyjnej. Inaczej niż odsłonięte powierzchnie stykowe, cały układ scalony jest zewnętrznie uszczelniany epoksydem między izolującymi warstwami upakowującymi 126 i 170, które określają pakiet układu scalonego.
Tak jak w przykładzie wykonania objaśnionym na figurach 1 - 9 cała struktura półprzewodnikowa, albo jej część, lub przynajmniej jej brzegi, są osłonięte powłoką przewodzącą, korzystnie z aluminium, korzystnie przez naparowywanie próżniowe. Przy użyciu typowych technik litografii fotorezystancyjnej selektywnie wytrawia się tę powłokę przewodzącą, jak pokazano na fig. 10, dla uzyskania wzajemnie elektrycznie odizolowanych pasków przewodzących, stanowiących styki elektryczne 112, przy czym każdy z nich łączy się elektrycznie z inną powierzchnią stykową. Styki elektryczne 112 zapewniają połączenie między różnymi strukturami półprzewodnikowymi oraz połączenie z układami zewnętrznymi. W tym etapie zostają korzystnie wykonane styki powierzchni uziemionej 118 i termiczne pola stykowe 119.
Warstwy przewodzące są powlekane niklem albo złotem i/albo lutowane za pomocą konwencjonalnych technik. Można zastosować także odpowiednie obróbki antykorozyjne. Stwierdzono, że opisany upakowany pakiet układu scalonego nie musi być koniecznie utworzony ze struktury półprzewodnikowej układu scalonego z całej pojedynczej płytki, albo nawet z samej płytki. Struktury półprzewodnikowe układu scalonego łączone w pakiet tworzy się indywidualnie albo grupowo, za pomocą dowolnej techniki. Struktury półprzewodnikowe układu scalonego przechodzą przez etap sortowania przed włączeniem do pakietu, dla zwiększenia wydajności pakietu.
Poprawę rozpraszania ciepła w pakiecie osiąga się przez włączenie do pakietu izolacyjnego podłoży o wysokiej przewodności cieplnej.
Na figurach 12A i 12B przedstawiono urządzenie do wytwarzania układów scalonych zgodnie z korzystnym przykładem wykonania wynalazku. Konwencjonalne urządzenie do wytwarzania płytek 180 dostarcza kompletne płytki 20. Pojedyncze płytki 20 są łączone na swoich czynnych powierzchniach przez urządzenie łączące 182, wyposażone w urządzenia do obracania płytki 20, z nakładką izolacyjną 26 i warstwą epoksydu 28, dla uzyskania równego rozkładu epoksydu.
Połączona płytka (fig. 3) ma redukowaną grubość na swojej powierzchni nieaktywnej przez znane urządzenie ścierające 184, korzystnie Model 32BTGW, wykorzystujące element ścierny 12,5A. Płytka jest następnie trasowana na powierzchni nieaktywnej za pomocą urządzenia trasującego 186, korzystnie piły tnącej wykorzystującej niklowane ostrze diamentowe, co daje rezultat pokazany na fig. 4C. Wytrasowana płytka z fig. 4C jest następnie wytrawiana w kąpieli 188 o regulowanej temperaturze, zawierającej roztwór trawiący krzem 190. Po wytrawieniu płytka jest konwencjonalnie przemywana. Otrzymana wytrawiona płytka jest poka- zana na fig. 4d. Wytrawiona płytka jest łączona po stronie nieaktywnej z drugą izolującą warrt- wą upakowującą 42, przez drugie urządzenie łączące 192, które jest zasadniczo identyczne z urządzeniem 182, dla wytworzenia podwójnie połączonej warstwy płytek, jak pokazano na fig. 4E.
Urządzenie tnące 194, które może być identyczne z urządzeniem trasującym 186, tnie warstwy połączonych płytek z fig. 4E na pojedyncze struktury półprzewodnikowe. Ostrze tnące jest korzystnie diamentowym ostrzem rezynoidowy o grubości około 0,1 - 0,3 mm (4-12 milicali). Otrzymane struktury przedstawiono ogólnie na fig. 6. Rozcięte struktury półprzewodnikowe są następnie poddawane obróbce antykorozyjnej w kąpieli 196, zawierającej znany roztwór chromianowujący 198.
Urządzenie do nakładania warstwy przewodzącej 200, korzystnie murzyna do rozpylania jonowego, jest używane do wytwarzania warstwy przewodzącej na przynajmniej jednej powierzchni struktury półprzewodnikowej z fig. 6. Konfiguracja pasków stykowych, jak pokazano na fig. 7, jest uzyskiwana przy użyciu konwencjonalnej fotomaski galwanicznej. Fotomaska jest
169 823 stosowana do struktur półprzewodnikowych w układzie kąpieli fotomaskowej 202. Fotomaska korzystnie skonfigurowana jest laserowo, za pomocą odpowiedniego skanera laserowego 204, dla określenia odpowiednich wzorów do wytrawiania. Fotomaska jest następnie wywoływana w kąpieli wywołującej 206, a następnie trawiona w roztworze trawiącym metal 208 umieszczonym w kąpieli trawiącej 210, co zapewnia konfigurację przewodników jak przedstawiono na fig. 7. Odsłonięte paski przewodzące pokazane na fig. 7 są następnie powlekane galwanicznie, zwłaszcza za pomocą bezprądowego urządzenia powlekającego 212.
Umieszczenie przewodzących pasków można również uzyskać za pomocą technik innych niż fotolitografia. Alternatywnie można wykorzystać dowolną technikę, na przykład bezpośredni zapis.
169 823
20' __28
FIG.4A
20'
FIG.4B
30π π π π Ή~~ 28
FIG.4C
Ί , 11 . 11 II II 11 7Γ y FIG.4D ί-wJ
Λ <ί6 ι iii ιιι ιιι ιιι ιιι ~τ • X I
Τ7Ύ ι ι l·^42
FIG.4E
FIG.5
169 823
FIG.9
169 823
FIG.10
126
124
J_J28
FIG.11A
120126
120J_J2B FIG.1 IB
FIG.11C
126 u .u .u.....n— 11 —τ l l FIG.1 ID
122128
169 823
-126
FIG.11E
FIG.11F
122 ^-126 _ / 2S_C._ | ||
I / | ||
152 | H—n-n-n-π—ττ-ι | |
FIG.11G | ||
π η η η η |
122
I Λ\~
-126
152’
1-ΓΓ- | ΣΣΓΓΣ | ΣΣΠΣΣ | 11 | ~π-f |
1 JL | JI | —ΓΤ | 1 ι | i ł I |
FIG.11Η
FIG. 11L
162 ie;
169 823
FIG. 11Μ
169 823
Departament Wydawnictw UP RP. Nakład 90 egz. Cena 4,00 zł
Claims (18)
- Zastrzeżenia patentowe1. Sposób wytwarzania układów scalonych, w którym wytwarza się płytkę półprzewodnikową mającą powierzchnię czynną i równoległą do niej drugą powierzchnię, umieszczoną przeciwległe względem tej powierzchni czynnej, następnie wytwarza się struktury półprzewodnikowe układu scalonego na powierzchni czynnej płytki półprzewodnikowej, a w każdej ze struktur półprzewodnikowych wprowadza się wkładki, znamienny tym, że przymocowuje się pierwszą izolacyjną nakładkę (26, 126) do struktur półprzewodnikowych (22, 122) układu scalonego na powierzchni czynnej (24,124) płytki półprzewodnikowej (20,120), oddziela się struktury półprzewodnikowe (22,122) układu scalonego wzajemnie od siebie i określa się ich brzegi, przy czym struktury półprzewodnikowe (22, 122) pozostawia się przymocowane do izolacyjnej nakładki (26, 126), następnie brzegi i wspomnianą drugą powierzchnię struktur półprzewodnikowych (22,122) układu scalonego pokrywa się ochronną warstwą uszczelniającą (44,53) i segmentuje się płytkę (20,120) wraz z ochronną warstwą uszczelniającą (44,53) oraz nakładką izolacyjną (26,126) przymocowaną do niej, przez co określa się wstępnie upakowane układy scalone.
- 2. Sposób według zastrz. 1, znamienny tym, że podczas segmentowania odsłania się powierzchnie (51, 52) przekroju poprzecznego wkładek (34).
- 3. Sposób według zastrz. 1, znamienny tym, że wykonuje się warstwę przewodzącą (62, 74) na brzegach (70) układów scalonych uformowanych za pomocą segmentowania oraz separuje się elektrycznie część warstwy przewodzącej połączonej z jedną z odseparowanych wkładek (34).
- 4. Sposób według zastrz. 3, znamienny tym, że warstwę izolacyjną umieszcza się wzdłuż segmentowanych brzegów (70) układów scalonych przed zaopatrzeniem w warstwę przewodzącą (62, 74). .
- 5. Sposób według zastrz. 3, znamienny tym, że podczas wykonywania warstwy przewodzącej (62, 74) formuje się przewodzącą powłokę również na niebrzegowych częściach układu scalonego.
- 6. Sposób według zastrz. 1, znamienny tym, że segmentowanie przeprowadza się w miejscach, w których podłoże krzemowe nie jest odsłonięte jako segmentowane brzegi wynikowych układów scalonych.
- 7. Sposób według zastrz. 1, znamienny tym, że więcej niżjedną płytkę półprzewodnikową (150,160) z układami scalonymi łączy się w układ stosu i wytwarza się wielowarstwowy układ scalony.
- 8. Sposób według zastrz. 1, znamienny tym, że elektryczne styki układu scalonego poddaje się obróbce antykorozyjnej, łącznie z odsłoniętymi brzegami wkładek.
- 9. Sposób wytwarzania układów scalonych, w którym wytwarza się płytkę półprzewodnikową mającą powierzchnię czynną i równoległą do niej drugą powierzchnię, umieszczoną przeciwległe względem tej powierzchni czynnej, następnie wytwarza się struktury półprzewodnikowe układu scalonego na powierzchni czynnej płytki półprzewodnikowej, a w każdej ze struktur półprzewodnikowych wprowadza się wkładki, znamienny tym, że przymocowuje się pierwszą izolacyjną nakładkę (26, 126) do struktur półprzewodnikowych (22, 122) układu scalonego na powierzchni czynnej (24,124) płytki półprzewodnikowej (20, 120), oddziela się struktury półprzewodnikowe (22, 122) układu scalonego wzajemnie od siebie i określa się ich brzegi, przy czym struktury półprzewodnikowe (22, 122) pozostawia się przymocowane do izolacyjnej nakładki (26,126), następnie brzegi struktur półprzewodnikowych (22,122) układu scalonego pokrywa się ochronną warstwą uszczelniającą (44, 53), przymocowuje się drugą izolacyjną nakładkę (42,170) do struktur półprzewodnikowych (22,122) układu scalonego na wspomnianej drugiej powierzchni płytki półprzewodnikowej (20,120), a następnie segmentuje się płytkę (20,120) wraz z ochronną warstwą uszczelniającą (44,53) oraz nakładkami izolacyj169 823 nymi (26, 42, 126, 170) do niej przymocowanymi, przez co określa się wstępnie upakowane układy scalone.
- 10. Sposób według zastrz. 9, znamienny tym, że podczas segmentowania odsłania się powierzchnie (51,52) przekroju poprzecznego wkładek (34).
- 11. Sposób według zastrz. 9, znamienny tym, że wykonuje się warstwę przewodzącą (62, 74) na brzegach (70) układów scalonych, uformowanych za pomocą segmentowania oraz separuje się elektrycznie część warstwy przewodzącej połączonej z jedną z odseparowanych wkładek (34).
- 12. Sposób według zastrz. 11, znamienny tym, że warstwę izolacyjną umieszcza się wzdłuż segmentowanych brzegów (70) układów scalonych przed zaopatrzeniem w warstwę przewodzącą (62, 74).
- 13. Sposób według zastrz. 11, znamienny tym, że podczas wykonywania warstwy przewodzącej (62, 74) formuje się przewodzącą powłokę również na niebrzegowych częściach układu scalonego.
- 14. Sposób według zastrz. 9, znamienny tym, że segmentowanie przeprowadza się w miejscach, w których podłoże krzemowe nie jest odsłonięte jako segmentowane brzegi wynikowych układów scalonych.
- 15. Sposób według zastrz, 9, znamienny tym, że więcej niż jedną płytkę półprzewodnikową (150, 160) z układami scalonymi łączy się w układ stosu i wytwarza się wielowarstwowy układ scalony.
- 16. Sposób według zastrz. 9, znamienny tym, że elektryczne styki układu scalonego poddaje się obróbce antykorozyjnej, łącznie z odsłoniętymi brzegami wkładek.
- 17. Sposób według zastrz, 16, znamienny tym, że separuje się struktury półprzewodnikowe (22,122) układu scalonego wzajemnie od siebie i określa się wiele układów scalonych.
- 18. Sposób wytwarzania układów scalonych, w którym wytwarza się płytkę półprzewodnikową mającą powierzchnię czynną i równoległą do niej drugą powierzchnię, umieszczoną przeciwległe względem tej powierzchni czynnej, następnie wytwarza się struktury półprzewodnikowe układu scalonego na powierzchni czynnej płytki półprzewodnikowej, a w każdej ze struktur półprzewodnikowych wprowadza się wkładki, znamienny tym, że wkładki (34) poddaje się obróbce antykorozyjnej przez chromianowanie.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PL92308140A PL169823B1 (pl) | 1992-09-14 | 1992-09-14 | Sposób wytwarzania ukladów scalonych PL |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PL92308140A PL169823B1 (pl) | 1992-09-14 | 1992-09-14 | Sposób wytwarzania ukladów scalonych PL |
PCT/EP1992/002134 WO1994007267A1 (en) | 1992-09-14 | 1992-09-14 | Methods and apparatus for producing integrated circuit devices |
Publications (2)
Publication Number | Publication Date |
---|---|
PL308140A1 PL308140A1 (en) | 1995-07-24 |
PL169823B1 true PL169823B1 (pl) | 1996-09-30 |
Family
ID=8165681
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PL92308140A PL169823B1 (pl) | 1992-09-14 | 1992-09-14 | Sposób wytwarzania ukladów scalonych PL |
Country Status (23)
Country | Link |
---|---|
US (2) | US5455455A (pl) |
EP (1) | EP0660967B1 (pl) |
JP (1) | JP3621093B2 (pl) |
KR (1) | KR100310220B1 (pl) |
AT (1) | ATE200593T1 (pl) |
AU (1) | AU2554192A (pl) |
BG (1) | BG99554A (pl) |
CA (1) | CA2144323C (pl) |
DE (1) | DE69231785T2 (pl) |
DK (1) | DK0660967T3 (pl) |
EC (1) | ECSP930975A (pl) |
FI (1) | FI951142A (pl) |
GT (1) | GT199300053A (pl) |
HU (1) | HUT73312A (pl) |
IL (1) | IL106710A (pl) |
MA (1) | MA25277A1 (pl) |
MX (1) | MX9305603A (pl) |
MY (1) | MY129454A (pl) |
NO (1) | NO950960L (pl) |
PL (1) | PL169823B1 (pl) |
PT (1) | PT101354A (pl) |
WO (1) | WO1994007267A1 (pl) |
ZA (1) | ZA936039B (pl) |
Families Citing this family (142)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU2554192A (en) * | 1992-09-14 | 1994-04-12 | Pierre Badehi | Methods and apparatus for producing integrated circuit devices |
IL106892A0 (en) * | 1993-09-02 | 1993-12-28 | Pierre Badehi | Methods and apparatus for producing integrated circuit devices |
IL108359A (en) * | 1994-01-17 | 2001-04-30 | Shellcase Ltd | Method and device for creating integrated circular devices |
US6117707A (en) * | 1994-07-13 | 2000-09-12 | Shellcase Ltd. | Methods of producing integrated circuit devices |
US5851845A (en) * | 1995-12-18 | 1998-12-22 | Micron Technology, Inc. | Process for packaging a semiconductor die using dicing and testing |
US5637916A (en) * | 1996-02-02 | 1997-06-10 | National Semiconductor Corporation | Carrier based IC packaging arrangement |
US5904546A (en) * | 1996-02-12 | 1999-05-18 | Micron Technology, Inc. | Method and apparatus for dicing semiconductor wafers |
US5952725A (en) | 1996-02-20 | 1999-09-14 | Micron Technology, Inc. | Stacked semiconductor devices |
US5682065A (en) * | 1996-03-12 | 1997-10-28 | Micron Technology, Inc. | Hermetic chip and method of manufacture |
FR2748350B1 (fr) * | 1996-05-06 | 2000-07-13 | Solaic Sa | Composant electronique sous forme de circuit integre pour insertion a chaud dans un substrat et procedes pour sa fabrication |
US6784023B2 (en) * | 1996-05-20 | 2004-08-31 | Micron Technology, Inc. | Method of fabrication of stacked semiconductor devices |
US5930652A (en) * | 1996-05-28 | 1999-07-27 | Motorola, Inc. | Semiconductor encapsulation method |
WO1997047040A1 (en) * | 1996-05-30 | 1997-12-11 | Shellcase Ltd. | I.c. device with concealed conductor lines |
KR100484962B1 (ko) * | 1996-07-12 | 2005-04-25 | 후지쯔 가부시끼가이샤 | 반도체 장치의 제조 방법 및 반도체 장치 |
US6881611B1 (en) * | 1996-07-12 | 2005-04-19 | Fujitsu Limited | Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device |
US5956605A (en) * | 1996-09-20 | 1999-09-21 | Micron Technology, Inc. | Use of nitrides for flip-chip encapsulation |
US6184063B1 (en) * | 1996-11-26 | 2001-02-06 | Texas Instruments Incorporated | Method and apparatus for breaking and separating a wafer into die using a multi-radii dome |
US5953588A (en) * | 1996-12-21 | 1999-09-14 | Irvine Sensors Corporation | Stackable layers containing encapsulated IC chips |
US5903437A (en) * | 1997-01-17 | 1999-05-11 | International Business Machines Corporation | High density edge mounting of chips |
US5818107A (en) * | 1997-01-17 | 1998-10-06 | International Business Machines Corporation | Chip stacking by edge metallization |
CN1106036C (zh) * | 1997-05-15 | 2003-04-16 | 日本电气株式会社 | 芯片型半导体装置的制造方法 |
US5863813A (en) * | 1997-08-20 | 1999-01-26 | Micron Communications, Inc. | Method of processing semiconductive material wafers and method of forming flip chips and semiconductor chips |
US6096576A (en) | 1997-09-02 | 2000-08-01 | Silicon Light Machines | Method of producing an electrical interface to an integrated circuit device having high density I/O count |
DE19739684B4 (de) * | 1997-09-10 | 2006-04-13 | Robert Bosch Gmbh | Verfahren zur Herstellung von Chipstapeln |
JP3526731B2 (ja) * | 1997-10-08 | 2004-05-17 | 沖電気工業株式会社 | 半導体装置およびその製造方法 |
KR100273704B1 (ko) * | 1997-12-20 | 2000-12-15 | 윤종용 | 반도체기판제조방법 |
JP3514101B2 (ja) * | 1998-01-28 | 2004-03-31 | セイコーエプソン株式会社 | 半導体装置及びその製造方法並びに電子機器 |
IL123207A0 (en) * | 1998-02-06 | 1998-09-24 | Shellcase Ltd | Integrated circuit device |
US6008070A (en) * | 1998-05-21 | 1999-12-28 | Micron Technology, Inc. | Wafer level fabrication and assembly of chip scale packages |
JP2000012745A (ja) * | 1998-06-24 | 2000-01-14 | Nec Corp | 半導体パッケージおよびその製造方法 |
US6303986B1 (en) | 1998-07-29 | 2001-10-16 | Silicon Light Machines | Method of and apparatus for sealing an hermetic lid to a semiconductor die |
US6903451B1 (en) | 1998-08-28 | 2005-06-07 | Samsung Electronics Co., Ltd. | Chip scale packages manufactured at wafer level |
KR100269540B1 (ko) * | 1998-08-28 | 2000-10-16 | 윤종용 | 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법 |
US6339251B2 (en) | 1998-11-10 | 2002-01-15 | Samsung Electronics Co., Ltd | Wafer grooves for reducing semiconductor wafer warping |
US7157314B2 (en) | 1998-11-16 | 2007-01-02 | Sandisk Corporation | Vertically stacked field programmable nonvolatile memory and method of fabrication |
US6227941B1 (en) * | 1998-11-17 | 2001-05-08 | Advanced Micro Devices, Inc. | Support structure with multi-layer support material for use during package removal from a multi-layer integrated circuit device |
FR2788375B1 (fr) | 1999-01-11 | 2003-07-18 | Gemplus Card Int | Procede de protection de puce de circuit integre |
JP3556503B2 (ja) * | 1999-01-20 | 2004-08-18 | 沖電気工業株式会社 | 樹脂封止型半導体装置の製造方法 |
US6182342B1 (en) | 1999-04-02 | 2001-02-06 | Andersen Laboratories, Inc. | Method of encapsulating a saw device |
US6544880B1 (en) * | 1999-06-14 | 2003-04-08 | Micron Technology, Inc. | Method of improving copper interconnects of semiconductor devices for bonding |
US6168965B1 (en) | 1999-08-12 | 2001-01-02 | Tower Semiconductor Ltd. | Method for making backside illuminated image sensor |
JP2001094005A (ja) * | 1999-09-22 | 2001-04-06 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
IL133453A0 (en) * | 1999-12-10 | 2001-04-30 | Shellcase Ltd | Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby |
US6452265B1 (en) | 2000-01-28 | 2002-09-17 | International Business Machines Corporation | Multi-chip module utilizing a nonconductive material surrounding the chips that has a similar coefficient of thermal expansion |
US7205578B2 (en) * | 2000-02-15 | 2007-04-17 | Osram Gmbh | Semiconductor component which emits radiation, and method for producing the same |
DE10006738C2 (de) * | 2000-02-15 | 2002-01-17 | Osram Opto Semiconductors Gmbh | Lichtemittierendes Bauelement mit verbesserter Lichtauskopplung und Verfahren zu seiner Herstellung |
SG106050A1 (en) * | 2000-03-13 | 2004-09-30 | Megic Corp | Method of manufacture and identification of semiconductor chip marked for identification with internal marking indicia and protection thereof by non-black layer and device produced thereby |
JP4403631B2 (ja) * | 2000-04-24 | 2010-01-27 | ソニー株式会社 | チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法 |
JP2001313350A (ja) * | 2000-04-28 | 2001-11-09 | Sony Corp | チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法 |
JP3631956B2 (ja) | 2000-05-12 | 2005-03-23 | 富士通株式会社 | 半導体チップの実装方法 |
DE20111659U1 (de) * | 2000-05-23 | 2001-12-13 | OSRAM Opto Semiconductors GmbH & Co. oHG, 93049 Regensburg | Bauelement für die Optoelektronik |
US6875640B1 (en) * | 2000-06-08 | 2005-04-05 | Micron Technology, Inc. | Stereolithographic methods for forming a protective layer on a semiconductor device substrate and substrates including protective layers so formed |
JP2002043251A (ja) * | 2000-07-25 | 2002-02-08 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
KR100821456B1 (ko) | 2000-08-14 | 2008-04-11 | 샌디스크 쓰리디 엘엘씨 | 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법 |
JP2004534375A (ja) * | 2000-12-21 | 2004-11-11 | シェルケース リミティド | パケージ集積回路およびその製造方法 |
US20020117753A1 (en) * | 2001-02-23 | 2002-08-29 | Lee Michael G. | Three dimensional packaging |
US6897514B2 (en) | 2001-03-28 | 2005-05-24 | Matrix Semiconductor, Inc. | Two mask floating gate EEPROM and method of making |
US7498196B2 (en) | 2001-03-30 | 2009-03-03 | Megica Corporation | Structure and manufacturing method of chip scale package |
US6707591B2 (en) | 2001-04-10 | 2004-03-16 | Silicon Light Machines | Angled illumination for a single order light modulator based projection system |
US6782205B2 (en) | 2001-06-25 | 2004-08-24 | Silicon Light Machines | Method and apparatus for dynamic equalization in wavelength division multiplexing |
US6747781B2 (en) | 2001-06-25 | 2004-06-08 | Silicon Light Machines, Inc. | Method, apparatus, and diffuser for reducing laser speckle |
US6841813B2 (en) | 2001-08-13 | 2005-01-11 | Matrix Semiconductor, Inc. | TFT mask ROM and method for making same |
US6525953B1 (en) | 2001-08-13 | 2003-02-25 | Matrix Semiconductor, Inc. | Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication |
US6829092B2 (en) | 2001-08-15 | 2004-12-07 | Silicon Light Machines, Inc. | Blazed grating light valve |
US6930364B2 (en) * | 2001-09-13 | 2005-08-16 | Silicon Light Machines Corporation | Microelectronic mechanical system and methods |
US6797537B2 (en) * | 2001-10-30 | 2004-09-28 | Irvine Sensors Corporation | Method of making stackable layers containing encapsulated integrated circuit chips with one or more overlaying interconnect layers |
DE10164800B4 (de) | 2001-11-02 | 2005-03-31 | Infineon Technologies Ag | Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips |
DE10153609C2 (de) * | 2001-11-02 | 2003-10-16 | Infineon Technologies Ag | Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips |
US6800238B1 (en) | 2002-01-15 | 2004-10-05 | Silicon Light Machines, Inc. | Method for domain patterning in low coercive field ferroelectrics |
US7169685B2 (en) | 2002-02-25 | 2007-01-30 | Micron Technology, Inc. | Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive |
US8614768B2 (en) | 2002-03-18 | 2013-12-24 | Raytheon Company | Miniaturized imaging device including GRIN lens optically coupled to SSID |
US20060146172A1 (en) * | 2002-03-18 | 2006-07-06 | Jacobsen Stephen C | Miniaturized utility device having integrated optical capabilities |
US7591780B2 (en) | 2002-03-18 | 2009-09-22 | Sterling Lc | Miniaturized imaging device with integrated circuit connector system |
US7787939B2 (en) | 2002-03-18 | 2010-08-31 | Sterling Lc | Miniaturized imaging device including utility aperture and SSID |
US7152291B2 (en) * | 2002-04-15 | 2006-12-26 | Avx Corporation | Method for forming plated terminations |
US20040021214A1 (en) * | 2002-04-16 | 2004-02-05 | Avner Badehi | Electro-optic integrated circuits with connectors and methods for the production thereof |
AU2003226601A1 (en) * | 2002-04-16 | 2003-10-27 | Xloom Photonics Ltd. | Electro-optical circuitry having integrated connector and methods for the production thereof |
ATE493760T1 (de) * | 2002-05-20 | 2011-01-15 | Imagerlabs Inc | Bilden einer integrierten mehrsegmentschaltung mit isolierten substraten |
US6767751B2 (en) | 2002-05-28 | 2004-07-27 | Silicon Light Machines, Inc. | Integrated driver process flow |
US6728023B1 (en) | 2002-05-28 | 2004-04-27 | Silicon Light Machines | Optical device arrays with optimized image resolution |
US6822797B1 (en) | 2002-05-31 | 2004-11-23 | Silicon Light Machines, Inc. | Light modulator structure for producing high-contrast operation using zero-order light |
US6829258B1 (en) | 2002-06-26 | 2004-12-07 | Silicon Light Machines, Inc. | Rapidly tunable external cavity laser |
US6813059B2 (en) | 2002-06-28 | 2004-11-02 | Silicon Light Machines, Inc. | Reduced formation of asperities in contact micro-structures |
US6801354B1 (en) | 2002-08-20 | 2004-10-05 | Silicon Light Machines, Inc. | 2-D diffraction grating for substantially eliminating polarization dependent losses |
US6712480B1 (en) | 2002-09-27 | 2004-03-30 | Silicon Light Machines | Controlled curvature of stressed micro-structures |
US7033664B2 (en) | 2002-10-22 | 2006-04-25 | Tessera Technologies Hungary Kft | Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby |
US7265045B2 (en) | 2002-10-24 | 2007-09-04 | Megica Corporation | Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging |
US6806997B1 (en) | 2003-02-28 | 2004-10-19 | Silicon Light Machines, Inc. | Patterned diffractive light modulator ribbon for PDL reduction |
US6829077B1 (en) | 2003-02-28 | 2004-12-07 | Silicon Light Machines, Inc. | Diffractive light modulator with dynamically rotatable diffraction plane |
DE10342980B3 (de) * | 2003-09-17 | 2005-01-05 | Disco Hi-Tec Europe Gmbh | Verfahren zur Bildung von Chip-Stapeln |
US7713841B2 (en) * | 2003-09-19 | 2010-05-11 | Micron Technology, Inc. | Methods for thinning semiconductor substrates that employ support structures formed on the substrates |
US20050064683A1 (en) * | 2003-09-19 | 2005-03-24 | Farnworth Warren M. | Method and apparatus for supporting wafers for die singulation and subsequent handling |
US20050064679A1 (en) * | 2003-09-19 | 2005-03-24 | Farnworth Warren M. | Consolidatable composite materials, articles of manufacture formed therefrom, and fabrication methods |
EP1676160A4 (en) | 2003-10-15 | 2008-04-09 | Xloom Photonics Ltd | ELECTRO-OPTICAL CIRCUITRY HAVING AN INTEGRATED CONNECTOR AND METHODS OF PRODUCING THE SAME |
TWI233170B (en) * | 2004-02-05 | 2005-05-21 | United Microelectronics Corp | Ultra-thin wafer level stack packaging method and structure using thereof |
DE102004009742B4 (de) * | 2004-02-25 | 2010-03-04 | Infineon Technologies Ag | Verfahren zum Herstellen rückseitenbeschichteter Halbleiterchips |
US7244665B2 (en) * | 2004-04-29 | 2007-07-17 | Micron Technology, Inc. | Wafer edge ring structures and methods of formation |
US7547978B2 (en) * | 2004-06-14 | 2009-06-16 | Micron Technology, Inc. | Underfill and encapsulation of semiconductor assemblies with materials having differing properties |
US7235431B2 (en) | 2004-09-02 | 2007-06-26 | Micron Technology, Inc. | Methods for packaging a plurality of semiconductor dice using a flowable dielectric material |
US20060138626A1 (en) * | 2004-12-29 | 2006-06-29 | Tessera, Inc. | Microelectronic packages using a ceramic substrate having a window and a conductive surface region |
US7566853B2 (en) * | 2005-08-12 | 2009-07-28 | Tessera, Inc. | Image sensor employing a plurality of photodetector arrays and/or rear-illuminated architecture |
TWI303870B (en) * | 2005-12-30 | 2008-12-01 | Advanced Semiconductor Eng | Structure and mtehod for packaging a chip |
FR2905198B1 (fr) * | 2006-08-22 | 2008-10-17 | 3D Plus Sa Sa | Procede de fabrication collective de modules electroniques 3d |
US7935568B2 (en) * | 2006-10-31 | 2011-05-03 | Tessera Technologies Ireland Limited | Wafer-level fabrication of lidded chips with electrodeposited dielectric coating |
US7807508B2 (en) * | 2006-10-31 | 2010-10-05 | Tessera Technologies Hungary Kft. | Wafer-level fabrication of lidded chips with electrodeposited dielectric coating |
TW200842998A (en) * | 2007-04-18 | 2008-11-01 | Siliconware Precision Industries Co Ltd | Semiconductor device and manufacturing method thereof |
TWI331371B (en) * | 2007-04-19 | 2010-10-01 | Siliconware Precision Industries Co Ltd | Semiconductor device and manufacturing method thereof |
US7835074B2 (en) | 2007-06-05 | 2010-11-16 | Sterling Lc | Mini-scope for multi-directional imaging |
US7923298B2 (en) * | 2007-09-07 | 2011-04-12 | Micron Technology, Inc. | Imager die package and methods of packaging an imager die on a temporary carrier |
US20090093137A1 (en) * | 2007-10-08 | 2009-04-09 | Xloom Communications, (Israel) Ltd. | Optical communications module |
US7969659B2 (en) | 2008-01-11 | 2011-06-28 | Sterling Lc | Grin lens microscope system |
US7952834B2 (en) * | 2008-02-22 | 2011-05-31 | Seagate Technology Llc | Flex circuit assembly with thermal energy dissipation |
JP5596027B2 (ja) | 2008-06-18 | 2014-09-24 | レイセオン カンパニー | カテーテル |
US8486735B2 (en) | 2008-07-30 | 2013-07-16 | Raytheon Company | Method and device for incremental wavelength variation to analyze tissue |
WO2010053916A2 (en) | 2008-11-04 | 2010-05-14 | Sterling Lc | Method and device for wavelength shifted imaging |
US9082438B2 (en) | 2008-12-02 | 2015-07-14 | Panasonic Corporation | Three-dimensional structure for wiring formation |
EP2202789A1 (en) * | 2008-12-24 | 2010-06-30 | Nxp B.V. | Stack of molded integrated circuit dies with side surface contact tracks |
EP2207200A1 (en) * | 2008-12-24 | 2010-07-14 | Nxp B.V. | Stack of molded integrated circuit dies with side surface contact tracks |
KR20130091794A (ko) * | 2009-01-27 | 2013-08-19 | 파나소닉 주식회사 | 반도체 칩의 실장 방법, 그 방법을 이용하여 얻어진 반도체 장치 및 반도체 칩의 접속 방법, 및, 표면에 배선이 설치된 입체 구조물 및 그 제법 |
US9070393B2 (en) | 2009-01-27 | 2015-06-30 | Panasonic Corporation | Three-dimensional structure in which wiring is provided on its surface |
US8569877B2 (en) * | 2009-03-12 | 2013-10-29 | Utac Thai Limited | Metallic solderability preservation coating on metal part of semiconductor package to prevent oxide |
US8232140B2 (en) * | 2009-03-27 | 2012-07-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for ultra thin wafer handling and processing |
WO2011041728A2 (en) | 2009-10-01 | 2011-04-07 | Jacobsen Stephen C | Needle delivered imaging device |
WO2011041720A2 (en) | 2009-10-01 | 2011-04-07 | Jacobsen Stephen C | Method and apparatus for manipulating movement of a micro-catheter |
US8717428B2 (en) | 2009-10-01 | 2014-05-06 | Raytheon Company | Light diffusion apparatus |
WO2011045836A1 (ja) | 2009-10-14 | 2011-04-21 | 国立大学法人東北大学 | センサ装置およびセンサ装置の製造方法 |
US8828028B2 (en) | 2009-11-03 | 2014-09-09 | Raytheon Company | Suture device and method for closing a planar opening |
DE102010009015A1 (de) * | 2010-02-24 | 2011-08-25 | OSRAM Opto Semiconductors GmbH, 93055 | Verfahren zum Herstellen einer Mehrzahl von optoelektronischen Halbleiterchips |
WO2011110900A1 (en) * | 2010-03-12 | 2011-09-15 | Nxp B.V. | Stack of molded integrated circuit dies with side surface contact tracks |
US8669777B2 (en) | 2010-10-27 | 2014-03-11 | Seagate Technology Llc | Assessing connection joint coverage between a device and a printed circuit board |
JP6022792B2 (ja) | 2012-03-30 | 2016-11-09 | 国立大学法人東北大学 | 集積化デバイス及び集積化デバイスの製造方法 |
US9929050B2 (en) | 2013-07-16 | 2018-03-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming three-dimensional integrated circuit (3DIC) stacking structure |
US8860229B1 (en) * | 2013-07-16 | 2014-10-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Hybrid bonding with through substrate via (TSV) |
US9299640B2 (en) | 2013-07-16 | 2016-03-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Front-to-back bonding with through-substrate via (TSV) |
US9087821B2 (en) | 2013-07-16 | 2015-07-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Hybrid bonding with through substrate via (TSV) |
US10242934B1 (en) | 2014-05-07 | 2019-03-26 | Utac Headquarters Pte Ltd. | Semiconductor package with full plating on contact side surfaces and methods thereof |
TWI657510B (zh) * | 2014-10-02 | 2019-04-21 | 日商住友電木股份有限公司 | 半導體裝置之製造方法及半導體裝置 |
KR101712396B1 (ko) | 2014-12-30 | 2017-03-13 | 주식회사 유림기계 | 목재 파쇄기용 파쇄유닛의 칼날 고정장치 |
US10269686B1 (en) | 2015-05-27 | 2019-04-23 | UTAC Headquarters PTE, LTD. | Method of improving adhesion between molding compounds and an apparatus thereof |
CN106469689B (zh) * | 2015-08-21 | 2019-10-11 | 安世有限公司 | 电子元件及其形成方法 |
KR20180090494A (ko) | 2017-02-03 | 2018-08-13 | 삼성전자주식회사 | 기판 구조체 제조 방법 |
KR20230012468A (ko) * | 2020-05-19 | 2023-01-26 | 인텔 코포레이션 | 집적 회로용 유기 스페이서 |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US2507956A (en) * | 1947-11-01 | 1950-05-16 | Lithographic Technical Foundat | Process of coating aluminum |
NL83665C (pl) * | 1952-04-03 | |||
US2796370A (en) * | 1955-03-04 | 1957-06-18 | Charles W Ostrander | Composition and method for producing corrosion resistant protective coating on aluminum and aluminum alloys |
DE1591105A1 (de) * | 1967-12-06 | 1970-09-24 | Itt Ind Gmbh Deutsche | Verfahren zum Herstellen von Festkoerperschaltungen |
US3644801A (en) * | 1971-01-21 | 1972-02-22 | Gary S Sheldon | Semiconductor passivating process and product |
SE415902B (sv) * | 1979-02-13 | 1980-11-10 | Gkn Stenman Ab | Cylinderlas |
JPS5784135A (en) * | 1980-11-14 | 1982-05-26 | Toshiba Corp | Manufacture of semiconductor element |
EP0161246B1 (en) * | 1983-11-07 | 1990-01-31 | Irvine Sensors Corporation | Detector array module-structure and fabrication |
GB8519373D0 (en) * | 1985-08-01 | 1985-09-04 | Unilever Plc | Encapsulation of fet transducers |
IT1186165B (it) * | 1985-12-20 | 1987-11-18 | Sgs Microelettronica Spa | Dispositivo a semiconduttore di tipo eprom cancellabile con raggi ultravioletti e suo processo di fabbricazione |
US4900695A (en) * | 1986-12-17 | 1990-02-13 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for producing the same |
US4862249A (en) * | 1987-04-17 | 1989-08-29 | Xoc Devices, Inc. | Packaging system for stacking integrated circuits |
US4794092A (en) * | 1987-11-18 | 1988-12-27 | Grumman Aerospace Corporation | Single wafer moated process |
US4784721A (en) * | 1988-02-22 | 1988-11-15 | Honeywell Inc. | Integrated thin-film diaphragm; backside etch |
US4962249A (en) * | 1988-06-23 | 1990-10-09 | Mobil Oil Corporation | High VI lubricants from lower alkene oligomers |
JPH0217644A (ja) * | 1988-07-06 | 1990-01-22 | Hitachi Ltd | 集積回路 |
US4933898A (en) * | 1989-01-12 | 1990-06-12 | General Instrument Corporation | Secure integrated circuit chip with conductive shield |
JP2829015B2 (ja) * | 1989-01-19 | 1998-11-25 | 株式会社東芝 | 半導体素子の加工方法 |
US4984358A (en) * | 1989-03-10 | 1991-01-15 | Microelectronics And Computer Technology Corporation | Method of assembling stacks of integrated circuit dies |
FR2645681B1 (fr) * | 1989-04-07 | 1994-04-08 | Thomson Csf | Dispositif d'interconnexion verticale de pastilles de circuits integres et son procede de fabrication |
US5104820A (en) * | 1989-07-07 | 1992-04-14 | Irvine Sensors Corporation | Method of fabricating electronic circuitry unit containing stacked IC layers having lead rerouting |
US5147815A (en) * | 1990-05-14 | 1992-09-15 | Motorola, Inc. | Method for fabricating a multichip semiconductor device having two interdigitated leadframes |
JPH07120646B2 (ja) * | 1990-05-16 | 1995-12-20 | 株式会社東芝 | メサ型半導体ペレットの製造方法 |
US5126286A (en) * | 1990-10-05 | 1992-06-30 | Micron Technology, Inc. | Method of manufacturing edge connected semiconductor die |
FR2670323B1 (fr) * | 1990-12-11 | 1997-12-12 | Thomson Csf | Procede et dispositif d'interconnexion de circuits integres en trois dimensions. |
US5292686A (en) * | 1991-08-21 | 1994-03-08 | Triquint Semiconductor, Inc. | Method of forming substrate vias in a GaAs wafer |
US5266833A (en) * | 1992-03-30 | 1993-11-30 | Capps David F | Integrated circuit bus structure |
AU2554192A (en) * | 1992-09-14 | 1994-04-12 | Pierre Badehi | Methods and apparatus for producing integrated circuit devices |
US5376235A (en) * | 1993-07-15 | 1994-12-27 | Micron Semiconductor, Inc. | Method to eliminate corrosion in conductive elements |
-
1992
- 1992-09-14 AU AU25541/92A patent/AU2554192A/en not_active Abandoned
- 1992-09-14 PL PL92308140A patent/PL169823B1/pl unknown
- 1992-09-14 HU HU9500783A patent/HUT73312A/hu unknown
- 1992-09-14 WO PCT/EP1992/002134 patent/WO1994007267A1/en active IP Right Grant
- 1992-09-14 AT AT92919323T patent/ATE200593T1/de active
- 1992-09-14 MX MX9305603A patent/MX9305603A/es not_active IP Right Cessation
- 1992-09-14 EP EP92919323A patent/EP0660967B1/en not_active Expired - Lifetime
- 1992-09-14 JP JP50772194A patent/JP3621093B2/ja not_active Expired - Lifetime
- 1992-09-14 KR KR1019950700986A patent/KR100310220B1/ko not_active IP Right Cessation
- 1992-09-14 DK DK92919323T patent/DK0660967T3/da active
- 1992-09-14 US US07/962,222 patent/US5455455A/en not_active Expired - Lifetime
- 1992-09-14 CA CA002144323A patent/CA2144323C/en not_active Expired - Fee Related
- 1992-09-14 DE DE69231785T patent/DE69231785T2/de not_active Expired - Fee Related
-
1993
- 1993-08-16 IL IL10671093A patent/IL106710A/xx not_active IP Right Cessation
- 1993-08-18 ZA ZA936039A patent/ZA936039B/xx unknown
- 1993-08-20 EC EC1993000975A patent/ECSP930975A/es unknown
- 1993-09-02 PT PT101354A patent/PT101354A/pt not_active Application Discontinuation
- 1993-09-09 GT GT199300053A patent/GT199300053A/es unknown
- 1993-09-13 MA MA23286A patent/MA25277A1/fr unknown
- 1993-09-14 MY MYPI93001866A patent/MY129454A/en unknown
-
1994
- 1994-07-13 US US08/274,251 patent/US5547906A/en not_active Expired - Lifetime
-
1995
- 1995-03-10 FI FI951142A patent/FI951142A/fi not_active Application Discontinuation
- 1995-03-13 NO NO950960A patent/NO950960L/no unknown
- 1995-04-10 BG BG99554A patent/BG99554A/xx unknown
Also Published As
Publication number | Publication date |
---|---|
NO950960D0 (no) | 1995-03-13 |
GT199300053A (es) | 1995-03-03 |
IL106710A0 (en) | 1993-12-08 |
NO950960L (no) | 1995-05-10 |
PL308140A1 (en) | 1995-07-24 |
EP0660967A1 (en) | 1995-07-05 |
IL106710A (en) | 1997-01-10 |
EP0660967B1 (en) | 2001-04-11 |
HU9500783D0 (en) | 1995-05-29 |
MY129454A (en) | 2007-04-30 |
FI951142A (fi) | 1995-05-10 |
JP3621093B2 (ja) | 2005-02-16 |
MA25277A1 (fr) | 2001-12-31 |
CA2144323A1 (en) | 1994-03-31 |
DE69231785D1 (de) | 2001-05-17 |
AU2554192A (en) | 1994-04-12 |
JPH08503813A (ja) | 1996-04-23 |
KR100310220B1 (ko) | 2001-12-17 |
PT101354A (pt) | 1994-07-29 |
WO1994007267A1 (en) | 1994-03-31 |
US5455455A (en) | 1995-10-03 |
MX9305603A (es) | 1994-05-31 |
DE69231785T2 (de) | 2001-11-15 |
ATE200593T1 (de) | 2001-04-15 |
US5547906A (en) | 1996-08-20 |
HUT73312A (en) | 1996-07-29 |
DK0660967T3 (da) | 2001-08-13 |
ZA936039B (en) | 1994-03-10 |
ECSP930975A (es) | 1994-04-20 |
FI951142A0 (fi) | 1995-03-10 |
BG99554A (en) | 1996-03-29 |
CA2144323C (en) | 2005-06-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
PL169823B1 (pl) | Sposób wytwarzania ukladów scalonych PL | |
US6117707A (en) | Methods of producing integrated circuit devices | |
US6040235A (en) | Methods and apparatus for producing integrated circuit devices | |
EP1676323B1 (en) | Solar cell structure with integrated discrete by-pass diode | |
US9378967B2 (en) | Method of making a stacked microelectronic package | |
JP3544974B2 (ja) | 一体化積層体 | |
CN102339757B (zh) | 用于制造具有玻璃衬底的半导体器件的方法 | |
US9917010B2 (en) | Semiconductor device manufacturing method | |
US5796159A (en) | Thermally efficient integrated circuit package | |
CN102694113A (zh) | 半导体发光器件及其制造方法 | |
TW201101452A (en) | Semiconductor device packages with electromagnetic interference shielding | |
KR20040097899A (ko) | 반도체 장치의 제조 방법 | |
WO2015077612A1 (en) | Method of stress induced cleaving of semiconductor devices | |
EP0186818B1 (en) | Chip to pin interconnect method | |
JP3466145B2 (ja) | 半導体装置とその製造方法 | |
CA1115852A (en) | Mounting and packaging of silicon devices on ceramic substrates, and assemblies containing silicon devices | |
JP2011035140A (ja) | 半導体装置及びその製造方法 | |
US20040070067A1 (en) | Semiconductor device | |
TW445600B (en) | Low-pin-count chip package and its manufacturing method | |
JPH07326799A (ja) | Ledアレイチップの製造方法 | |
JPH04230067A (ja) | 精密に形成したチップを近接して配設することによりウェーハのスケールを集積化する方法 |